JPS6044709B2 - バツフアリトライ方式 - Google Patents
バツフアリトライ方式Info
- Publication number
- JPS6044709B2 JPS6044709B2 JP56104021A JP10402181A JPS6044709B2 JP S6044709 B2 JPS6044709 B2 JP S6044709B2 JP 56104021 A JP56104021 A JP 56104021A JP 10402181 A JP10402181 A JP 10402181A JP S6044709 B2 JPS6044709 B2 JP S6044709B2
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operations
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はバッファメモリを有し、バッファメモリと主
記憶装置間の情報伝達がスワツプ方式で行われる情報処
理装置において、バッファメモリ内に存在するブロック
情報に対応する主記憶上の位置を示すアドレスアレイ部
にエラーを生じた場合の救済方式に関する。
記憶装置間の情報伝達がスワツプ方式で行われる情報処
理装置において、バッファメモリ内に存在するブロック
情報に対応する主記憶上の位置を示すアドレスアレイ部
にエラーを生じた場合の救済方式に関する。
バッファメモリと主記憶装置間の情報の転送に関して
は、バッファメモリの内容を書き替えた場合同時に対応
する主記憶装置の記憶内容も同一に書き改めるいわゆる
ストアスルー方式と呼ばれる方法と、より高速化を求め
るため、バッファメモリの内容の変更と主記憶の内容の
変更とを直ちに対応させることをせず、変更ビットを用
意して、変更されていることを表示してバッファメモリ
の内容のみを変更しておき後に置換えアルゴリズム等に
よつてバッファメモリの入れ替えを必要とした時になつ
てから上記変更内容に従つて主記憶を改めるといういわ
ゆるスワツプ方式とがある。
は、バッファメモリの内容を書き替えた場合同時に対応
する主記憶装置の記憶内容も同一に書き改めるいわゆる
ストアスルー方式と呼ばれる方法と、より高速化を求め
るため、バッファメモリの内容の変更と主記憶の内容の
変更とを直ちに対応させることをせず、変更ビットを用
意して、変更されていることを表示してバッファメモリ
の内容のみを変更しておき後に置換えアルゴリズム等に
よつてバッファメモリの入れ替えを必要とした時になつ
てから上記変更内容に従つて主記憶を改めるといういわ
ゆるスワツプ方式とがある。
スワツプ方式は高速化のためには望ましい方式である
けれども、バッファメモリ内のブロック情報に対応する
主記憶上の位置を示すアドレスアレイ部にパリテイエラ
ーを生じた場合には、バッファメモリ内のブロック情報
を転送すべき主記憶上のアドレスが不明となつてしまう
という問題があつた。この場合には変更されている可能
性のあるバッファメモリの内容を対応する主記憶に戻す
ことができないことになるため、それ以上の動作を続け
ることができず、ハード障害としてシステムダウンにつ
ながつていた。 本発明は情報の転送をスワツプ方式で
行う情報処理装置のアドレスアレイ部にエラーを生じて
もバッファメモリの内容を主記憶に戻し、システムの動
作の続行を可能にするバツフアリトライ方式である。
けれども、バッファメモリ内のブロック情報に対応する
主記憶上の位置を示すアドレスアレイ部にパリテイエラ
ーを生じた場合には、バッファメモリ内のブロック情報
を転送すべき主記憶上のアドレスが不明となつてしまう
という問題があつた。この場合には変更されている可能
性のあるバッファメモリの内容を対応する主記憶に戻す
ことができないことになるため、それ以上の動作を続け
ることができず、ハード障害としてシステムダウンにつ
ながつていた。 本発明は情報の転送をスワツプ方式で
行う情報処理装置のアドレスアレイ部にエラーを生じて
もバッファメモリの内容を主記憶に戻し、システムの動
作の続行を可能にするバツフアリトライ方式である。
この種の情報処理装置のアドレスアレイは例えば第１図
に示すような構成であり、バツフアメモリに格納された
情報の主記憶上のプロツク位置を示すページアドレス部
及びそのパリテイチエツクビツトと、該ページアドレス
情報が有効か否かを示すビツト（同図Ｖ）、バツフアメ
モリのプロツク情報が変更されているか否かを示すビツ
ト（同図Ｍ）、これらとＭのパリテイチエツクビツトな
どを単位とするｎ行ｍ列のマトリクスで構成されている
。かようなアドレスアレイを用いた従来のスワツプ方式
の情報処理装置を第２図に示す。図中１は第１図に示し
たアドレスアレイ、３はパリテイチエツク部、４はバツ
フアメモリ、５は論理アドレスを保持するアドレスレジ
スタ（ＥＡＲ）、６はアドレストランスレーシヨンバツ
フア（ＡＴＢ）、７はＡＴＢにより得られた実アドレス
を保持するレジスタ、番地を付さないＲはそれぞれレジ
スタを示す。かような従来のスワツプ方式の情報処理装
置ては、パリテイチエツク部３によつてアドレスアレイ
１上の特定の位置にパリテイエラーが検出された場合、
ストアスルー方式のようにエラーを生じた位置若しくは
該位置を含む行を無効にしただけで動作を続けることは
できない。即ち、前記のとおりスワツプ方式において、
は、バツフアメモリに格納されている内容は、主記憶と
無関係に変更されている可能性があるので、エラーを生
じた位置を無効もしくは使用禁止にするためには、該位
置に対応するバツフアメモリに格納されていた内容を一
旦主記憶に戻す必要．がある。ところが、戻すべき主記
憶上の位置を示す情報そのものが壊れていて、戻すこと
ができないのであるから、そのまま動作を続けることが
できず、直ちにハードエラーとしての割り込みを生ずる
外なかつた。本発明では上記ｎ行ｍ列で構成されるアド
レスアレイのメモリを例えば第３図に示すように加ワー
ドの素子とするなど複数組で構成するとともに、エラー
処理回路によつて該複数組のアドレスアレイを適宜切り
換え、同時にエラー部分の初期く化、使用禁止などを随
時行うことによりアドレスアレイの一時的障害にも固定
的障害にも対処しうるようにしてある。
に示すような構成であり、バツフアメモリに格納された
情報の主記憶上のプロツク位置を示すページアドレス部
及びそのパリテイチエツクビツトと、該ページアドレス
情報が有効か否かを示すビツト（同図Ｖ）、バツフアメ
モリのプロツク情報が変更されているか否かを示すビツ
ト（同図Ｍ）、これらとＭのパリテイチエツクビツトな
どを単位とするｎ行ｍ列のマトリクスで構成されている
。かようなアドレスアレイを用いた従来のスワツプ方式
の情報処理装置を第２図に示す。図中１は第１図に示し
たアドレスアレイ、３はパリテイチエツク部、４はバツ
フアメモリ、５は論理アドレスを保持するアドレスレジ
スタ（ＥＡＲ）、６はアドレストランスレーシヨンバツ
フア（ＡＴＢ）、７はＡＴＢにより得られた実アドレス
を保持するレジスタ、番地を付さないＲはそれぞれレジ
スタを示す。かような従来のスワツプ方式の情報処理装
置ては、パリテイチエツク部３によつてアドレスアレイ
１上の特定の位置にパリテイエラーが検出された場合、
ストアスルー方式のようにエラーを生じた位置若しくは
該位置を含む行を無効にしただけで動作を続けることは
できない。即ち、前記のとおりスワツプ方式において、
は、バツフアメモリに格納されている内容は、主記憶と
無関係に変更されている可能性があるので、エラーを生
じた位置を無効もしくは使用禁止にするためには、該位
置に対応するバツフアメモリに格納されていた内容を一
旦主記憶に戻す必要．がある。ところが、戻すべき主記
憶上の位置を示す情報そのものが壊れていて、戻すこと
ができないのであるから、そのまま動作を続けることが
できず、直ちにハードエラーとしての割り込みを生ずる
外なかつた。本発明では上記ｎ行ｍ列で構成されるアド
レスアレイのメモリを例えば第３図に示すように加ワー
ドの素子とするなど複数組で構成するとともに、エラー
処理回路によつて該複数組のアドレスアレイを適宜切り
換え、同時にエラー部分の初期く化、使用禁止などを随
時行うことによりアドレスアレイの一時的障害にも固定
的障害にも対処しうるようにしてある。
以下アドレスアレイを構成するメモリを加ワードの素子
とした第３図、第４図の実施例及びその処理フローを示
す第５図に従つて説明する。
とした第３図、第４図の実施例及びその処理フローを示
す第５図に従つて説明する。
第３図、第４図の実施例では、ｍワードの素子（イ）〜
ｍ−１）からなるアドレスアレイ１の外にもう一つのｍ
ワードの素子（ｍ一加−１）からなるアドレスアレイ２
を有し、かつエラー情報の判定および処理を行うエラー
処理回路８を備えている。エラー処理回路８はエラー位
置情報を記憶するメモリを含むエラー情報判定部９とエ
ラー処理部１０からなるステートマシンで構成され必要
に応じてアドレスアレイ１と同２の切り換え及び後記の
各処理を行う。同図において第２図と同一部分は同一番
号を付して説明を省略する。主記憶（図示しない）より
バツフアメモリ４に情報を転送するときには、上記アド
レスアレイ１、アドレスアレイ２の双方に同一のアドレ
ス情報を登録しておき、通常は１側（イ）〜ｍ−１）の
情報によつて動作を実行する。
ｍ−１）からなるアドレスアレイ１の外にもう一つのｍ
ワードの素子（ｍ一加−１）からなるアドレスアレイ２
を有し、かつエラー情報の判定および処理を行うエラー
処理回路８を備えている。エラー処理回路８はエラー位
置情報を記憶するメモリを含むエラー情報判定部９とエ
ラー処理部１０からなるステートマシンで構成され必要
に応じてアドレスアレイ１と同２の切り換え及び後記の
各処理を行う。同図において第２図と同一部分は同一番
号を付して説明を省略する。主記憶（図示しない）より
バツフアメモリ４に情報を転送するときには、上記アド
レスアレイ１、アドレスアレイ２の双方に同一のアドレ
ス情報を登録しておき、通常は１側（イ）〜ｍ−１）の
情報によつて動作を実行する。
エラーがあつたときは次のように処理される。（１）通
常動作をスタートし、ＡＴＢ６の出力である実アドレス
によつてアドレスアレイ１を索引中３においてパリテイ
エラーを検出したとき（第５図Ｐ−Ｅ）には、仮に該索
引アドレスとマツチが得られてもこれを無視して（第５
図匝）通常動作を停止し、エラー処理持ちとすると共に
、アドレスアレイ１上のエラーを生じた位置をエラー情
報判定部９に記憶する。
常動作をスタートし、ＡＴＢ６の出力である実アドレス
によつてアドレスアレイ１を索引中３においてパリテイ
エラーを検出したとき（第５図Ｐ−Ｅ）には、仮に該索
引アドレスとマツチが得られてもこれを無視して（第５
図匝）通常動作を停止し、エラー処理持ちとすると共に
、アドレスアレイ１上のエラーを生じた位置をエラー情
報判定部９に記憶する。
アドレスアレイ１における索引は複数位置で並行してア
ドレス比較が行なわれるが、エラーが単数であり、過去
に生じたエラーの位置と同一でないときは直ちにアドレ
スアレイ２側の対応する位置に格納された情報を使用し
てバツフアメモリ４から主記憶装置へのプロツク転送（
第５図ＭＯＶＥＯＵＴ）を行い、プロツク転送の最後に
上記アドレスアレイ２側の情報を同１側のエラーを生じ
た位置に書き込み初期化する。プロツク転送が完了する
とエラー処理持ちポート１１を選択し、エラー処理部１
０自身をりセツトして通常動作のリトライが行われる。
上記操作はエラー処理回路８が行い、上記プロツク転送
指示は第４図Ｃ１初期化指示はＡ１ポートの選択はＥで
示す。Ｇはプロツク転送終了情報を示す。（２）再度ア
ドレスアレイ１を用いて通常動作を実行中、上記同一位
置にエラーを生じたときはバツフアリリース（即ちバツ
フア４の全内容を主記憶へ戻す）を行い、該位置を含む
行を使用禁止とする。
ドレス比較が行なわれるが、エラーが単数であり、過去
に生じたエラーの位置と同一でないときは直ちにアドレ
スアレイ２側の対応する位置に格納された情報を使用し
てバツフアメモリ４から主記憶装置へのプロツク転送（
第５図ＭＯＶＥＯＵＴ）を行い、プロツク転送の最後に
上記アドレスアレイ２側の情報を同１側のエラーを生じ
た位置に書き込み初期化する。プロツク転送が完了する
とエラー処理持ちポート１１を選択し、エラー処理部１
０自身をりセツトして通常動作のリトライが行われる。
上記操作はエラー処理回路８が行い、上記プロツク転送
指示は第４図Ｃ１初期化指示はＡ１ポートの選択はＥで
示す。Ｇはプロツク転送終了情報を示す。（２）再度ア
ドレスアレイ１を用いて通常動作を実行中、上記同一位
置にエラーを生じたときはバツフアリリース（即ちバツ
フア４の全内容を主記憶へ戻す）を行い、該位置を含む
行を使用禁止とする。
バツフアリリース中にパリテイエラーが検出されたとき
は、アドレスアレイ２側のアドレス情報を使用してバツ
フアリリースを完了させる。エラー処理回路のバツフア
リリース指示を第４図Ｄ１上記使用禁止指示を同Ｂ１バ
ツフアリリース終了情報を同Ｈで示す。然る後上記（１
）同様通常動作のリトライが行われる。情報処理装置の
機能によつて、エラーを生じた位置単位に使用禁止とす
ることが可能てあれば、該位置のみ使用禁止とすれば足
り、それを含む行全体を使用禁止にする必要はない。こ
の場合にはバツフアリリースは必要なく、当該エラー位
置に対応するバツフア中のデータのプロツク転送のみで
よい。尚、上記エラー位置を含む行を使用禁止にすると
きにバツフアリリースするのは、当該行に対応するデー
タのプロツク転送（主記憶への返還）をバツフアリリー
スという既存の機能を利用することで、特殊な制御をせ
ずにすませるためである。
は、アドレスアレイ２側のアドレス情報を使用してバツ
フアリリースを完了させる。エラー処理回路のバツフア
リリース指示を第４図Ｄ１上記使用禁止指示を同Ｂ１バ
ツフアリリース終了情報を同Ｈで示す。然る後上記（１
）同様通常動作のリトライが行われる。情報処理装置の
機能によつて、エラーを生じた位置単位に使用禁止とす
ることが可能てあれば、該位置のみ使用禁止とすれば足
り、それを含む行全体を使用禁止にする必要はない。こ
の場合にはバツフアリリースは必要なく、当該エラー位
置に対応するバツフア中のデータのプロツク転送のみで
よい。尚、上記エラー位置を含む行を使用禁止にすると
きにバツフアリリースするのは、当該行に対応するデー
タのプロツク転送（主記憶への返還）をバツフアリリー
スという既存の機能を利用することで、特殊な制御をせ
ずにすませるためである。
またバツフアリリース時にはアドレスアレイ１及びバツ
フアメモリ４を順次読出して主記憶ヘプロツク転送を行
なう。
フアメモリ４を順次読出して主記憶ヘプロツク転送を行
なう。
（３）同時に複数の位置にパリテイエラーが発生し、エ
ラーを生じた位置を特定できないときは、上記（２）と
同様バツフアリリースを行つてバツフアメモリの情報を
全て主記憶に戻した後通常動作を実行し、その過程で上
記（１）、（２）の処理によりエラー位置を特定して該
位置を初期化し或いは使用禁止とする。
ラーを生じた位置を特定できないときは、上記（２）と
同様バツフアリリースを行つてバツフアメモリの情報を
全て主記憶に戻した後通常動作を実行し、その過程で上
記（１）、（２）の処理によりエラー位置を特定して該
位置を初期化し或いは使用禁止とする。
情報処理装置の機能によつて、同時に複数のエラー位置
の特定ができるときは本操作は不要である。以上の処理
によつてアドレスアレイ部に発生した間欠的障害におい
ても、固定的障害においても共に処理装置の動作が保証
される。
の特定ができるときは本操作は不要である。以上の処理
によつてアドレスアレイ部に発生した間欠的障害におい
ても、固定的障害においても共に処理装置の動作が保証
される。
即ち、障害が一時的なものである場合には上記（１）の
処理のみによつて装置の動作を続けることができ、しか
もこの後アドレスアレイ部の機能も従前と変わりなく利
用できる。障害が固定的である場合には上記（１）、（
２）、の処理によつて少くとも障害のある位置、場合に
よつては該位置を含む行を使用禁止とするだけで、装置
の動作を続行できる。以上の処理によつて装置の信頼度
は著しく向上し、しかも上記リトライ動作はスワツプ方
式における通常のムーブイン（主記憶→バツフア）ムー
ブアウト（バツフア→主記憶）動作の中で行われる利点
があり、本発明を実施するために追加すべきハード部分
は極く少くて済むものである。また２組のアドレスアレ
イ１，２としてｍワードの素子を２組用いる代りに加ワ
ードの素子のアドレス最上位ビツトを切換えて使用する
ようにすれば、さらにハード量の増加はわずかですむ。
処理のみによつて装置の動作を続けることができ、しか
もこの後アドレスアレイ部の機能も従前と変わりなく利
用できる。障害が固定的である場合には上記（１）、（
２）、の処理によつて少くとも障害のある位置、場合に
よつては該位置を含む行を使用禁止とするだけで、装置
の動作を続行できる。以上の処理によつて装置の信頼度
は著しく向上し、しかも上記リトライ動作はスワツプ方
式における通常のムーブイン（主記憶→バツフア）ムー
ブアウト（バツフア→主記憶）動作の中で行われる利点
があり、本発明を実施するために追加すべきハード部分
は極く少くて済むものである。また２組のアドレスアレ
イ１，２としてｍワードの素子を２組用いる代りに加ワ
ードの素子のアドレス最上位ビツトを切換えて使用する
ようにすれば、さらにハード量の増加はわずかですむ。
第１図は従来のアドレスアレイの例を示す図、第２図は
従来のアドレスアレイを用いた情報処理装置を示す図、
第３図は本発明の実施例に用いたアドレスアレイを示す
図、第４図は本発明の実施に用いた情報処理装置の例を
示す図、第５図は本発明の実施例の処理フローを示す図
である。 １，２：アドレスアレイ、４：バツフアメモリ、８：エ
ラ一処理回路、９：エラ一情報判定部、１０：エラ一処
理部。
従来のアドレスアレイを用いた情報処理装置を示す図、
第３図は本発明の実施例に用いたアドレスアレイを示す
図、第４図は本発明の実施に用いた情報処理装置の例を
示す図、第５図は本発明の実施例の処理フローを示す図
である。 １，２：アドレスアレイ、４：バツフアメモリ、８：エ
ラ一処理回路、９：エラ一情報判定部、１０：エラ一処
理部。
Claims (1)
- 【特許請求の範囲】 １ バッファメモリを有し、バッファメモリと主記憶装
置間の情報伝達がスワツプ方式で行われる情報処理装置
において、バッファメモリ内のブロック情報位置を示す
アドレスアレイ部を複数組設け、該複数組のアドレスア
レイ部にそれぞれ同一のアドレス情報を登録すると共に
通常は一組のアドレスアレイ部の情報で動作を実行し、
該アドレスアレイ部にパリテイエラーを生じたときは、
上記パリテイエラーを生じた位置に対応する他のアドレ
スアレイ部のアドレス情報を使用してバッファメモリか
ら主記憶装置へのブロック転送を行い、その間上記他の
アドレスアレイ部のアドレス情報を上記アドレスアレイ
部のパリテイエラーを生じた位置に再び書き込んで初期
化し、更に動作を実行中上記パリテイエラーを生じた同
一位置にパリテイエラーを生じたときは該位置もしくは
該位置を含む行を使用禁止とすることを特徴とするバッ
ファリトライ方式。 ２ 通常用いるアドレスアレイ部の複数の位置に同時に
パリテイエラーを生じたときは、バッファリリースを行
つたのち動作を実行する特許請求の範囲１項記載のバッ
ファリトライ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104021A JPS6044709B2 (ja) | 1981-07-03 | 1981-07-03 | バツフアリトライ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104021A JPS6044709B2 (ja) | 1981-07-03 | 1981-07-03 | バツフアリトライ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586597A JPS586597A (ja) | 1983-01-14 |
| JPS6044709B2 true JPS6044709B2 (ja) | 1985-10-04 |
Family
ID=14369599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104021A Expired JPS6044709B2 (ja) | 1981-07-03 | 1981-07-03 | バツフアリトライ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6044709B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478346A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Alternate memory control system |
| JPH0530294Y2 (ja) * | 1988-06-25 | 1993-08-03 |
-
1981
- 1981-07-03 JP JP56104021A patent/JPS6044709B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS586597A (ja) | 1983-01-14 |
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