JPS6045060A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6045060A JPS6045060A JP58152710A JP15271083A JPS6045060A JP S6045060 A JPS6045060 A JP S6045060A JP 58152710 A JP58152710 A JP 58152710A JP 15271083 A JP15271083 A JP 15271083A JP S6045060 A JPS6045060 A JP S6045060A
- Authority
- JP
- Japan
- Prior art keywords
- contact
- emitter
- film
- collector
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 239000000758 substrate Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はバイポーラ集積回路において素子の高速化及び
高密度化を同時に実現することを目的とした半導体装置
に関する。
高密度化を同時に実現することを目的とした半導体装置
に関する。
最近のバイポーラ集積回路に対しては、より一層の高速
化と高密度化とが強く要望されており、この要求を満た
すべく素子面積の低鋪、接合の極浅化等が検討されてい
る。特に、エミッタ・ペース接合（以下ｇ−Ｂ接合と略
す）の深さＸｊｇｎは、０．５μｍ程度と極めて浅く形
成されるようになっている。このように極めて浅いｇ−
Ｂ接合を持クツ（イボーラ集積回路は、再現性、均一性
の面と、ＩロイスパイクによるＢ−Ｂ接合の特性劣化防
止の面から、以−トに説明する製造方法か採られており
、その概要を第１図に示す。まず第１１通＜ａ＞のよう
にベース領域Ｂ、グラフトベース領域ＱＢと熱岐化□膜
２をｎ型シリコン基板Ｉ上に形成し、ペース。
化と高密度化とが強く要望されており、この要求を満た
すべく素子面積の低鋪、接合の極浅化等が検討されてい
る。特に、エミッタ・ペース接合（以下ｇ−Ｂ接合と略
す）の深さＸｊｇｎは、０．５μｍ程度と極めて浅く形
成されるようになっている。このように極めて浅いｇ−
Ｂ接合を持クツ（イボーラ集積回路は、再現性、均一性
の面と、ＩロイスパイクによるＢ−Ｂ接合の特性劣化防
止の面から、以−トに説明する製造方法か採られており
、その概要を第１図に示す。まず第１１通＜ａ＞のよう
にベース領域Ｂ、グラフトベース領域ＱＢと熱岐化□膜
２をｎ型シリコン基板Ｉ上に形成し、ペース。
エミッタおよびコレクタ用コンタクト３Ｂ、３ｇおよび
３Ｃを選択開孔したのち、一様にポリシリコン膜４を成
長させる。次いで第１図（ｂ）のようにベースコンタク
ト部を覆うようにＣ’Ｖ Ｄ 酸化膜５を形成し、ヒ素
を全面にイオン注入したのち、このポリシリコン膜を拡
散源とし−（シリコン基板１表面に浅くヒ累を拡散して
、エミッタ拡散層Ｅおよびコレクタコンタクト層Ｃを形
成する。次にＣＶＤ酸化膜５を除去し、全面にＡｌ膜６
を被着し第１図（Ｃ）のようにレジスト膜７をノシター
ニングする。このレジスト膜７をマスクにＡｄ膜６およ
びボリシリコン膜４を同時にドライエツチングすること
により電枠配紳が完了する。その様子を第１図（ｄ）に
示す。
３Ｃを選択開孔したのち、一様にポリシリコン膜４を成
長させる。次いで第１図（ｂ）のようにベースコンタク
ト部を覆うようにＣ’Ｖ Ｄ 酸化膜５を形成し、ヒ素
を全面にイオン注入したのち、このポリシリコン膜を拡
散源とし−（シリコン基板１表面に浅くヒ累を拡散して
、エミッタ拡散層Ｅおよびコレクタコンタクト層Ｃを形
成する。次にＣＶＤ酸化膜５を除去し、全面にＡｌ膜６
を被着し第１図（Ｃ）のようにレジスト膜７をノシター
ニングする。このレジスト膜７をマスクにＡｄ膜６およ
びボリシリコン膜４を同時にドライエツチングすること
により電枠配紳が完了する。その様子を第１図（ｄ）に
示す。
以上６）（、明し／こ構造においては、Ａｄ膜６とシリ
コン基板１の間にポリシリコン４がブ１在するため、ア
ロイスパ・ｆりによる１コ−Ｂ％性劣化を防止できる利
点けあるが、Ａｌ＋ｉ％とポリシリコンを同時にドライ
エツチングする点が欠点と左る。つまりドライエツチン
グ用ガスプンズマに対するＡ／とポリシリコンのエツチ
ングレートの違いにより第２図のように、ポリシリコン
４のサイドエッチが起こり、極端な場合、シリコン基板
１も同時にエツチングされ、集積回路の′０を気持性に
重大な影響をおよばずアタック８が発生する心配がある
。これを防ぐため第３図（ａ）に示すよう（（、ベース
コンタクト１０Ｂ、エミッタコンタクト１０ｇおよびコ
レクタコンタクトＩＯＣに対する■゛極配置ｆ＠ＪＩＢ
、ＩＩＥおよび１１ＣのマージンΔＢ、Δ１号および△
Ｃはマスク合せズレと、前記つ゛イ１゛エッチ臥を考慮
して２μｍ以上にして設計している。捷だ配線間隔ΔＬ
は、現状のフォー） １）ングラフィー技術およびドラ
イエツチング技術を用いて安定かつ１辻産的に実現でき
るのは最少２μｍである。以上のｉｔ極マージンΔＢ、
△ｐ２．ムＣ々６ｅ 線間’Ｍ％ΔＪ青こて、エミッタ
コンタクトとベースコンタクトの最少距離ＬＦ、Ｂおよ
びエミッタコン３゛クトとコレクタコンタクトの最少距
離ＬＦ、Ｃが決定され、同時に、素子領域９の最少１ｉ
ｆｉ槙も決定芒れてしデう。従ってフォトリングラフイ
ー技術とドライエツチング技術の向−七が無い限り素子
の高性能１１ｒ望むことはできな〃・つた。
コン基板１の間にポリシリコン４がブ１在するため、ア
ロイスパ・ｆりによる１コ−Ｂ％性劣化を防止できる利
点けあるが、Ａｌ＋ｉ％とポリシリコンを同時にドライ
エツチングする点が欠点と左る。つまりドライエツチン
グ用ガスプンズマに対するＡ／とポリシリコンのエツチ
ングレートの違いにより第２図のように、ポリシリコン
４のサイドエッチが起こり、極端な場合、シリコン基板
１も同時にエツチングされ、集積回路の′０を気持性に
重大な影響をおよばずアタック８が発生する心配がある
。これを防ぐため第３図（ａ）に示すよう（（、ベース
コンタクト１０Ｂ、エミッタコンタクト１０ｇおよびコ
レクタコンタクトＩＯＣに対する■゛極配置ｆ＠ＪＩＢ
、ＩＩＥおよび１１ＣのマージンΔＢ、Δ１号および△
Ｃはマスク合せズレと、前記つ゛イ１゛エッチ臥を考慮
して２μｍ以上にして設計している。捷だ配線間隔ΔＬ
は、現状のフォー） １）ングラフィー技術およびドラ
イエツチング技術を用いて安定かつ１辻産的に実現でき
るのは最少２μｍである。以上のｉｔ極マージンΔＢ、
△ｐ２．ムＣ々６ｅ 線間’Ｍ％ΔＪ青こて、エミッタ
コンタクトとベースコンタクトの最少距離ＬＦ、Ｂおよ
びエミッタコン３゛クトとコレクタコンタクトの最少距
離ＬＦ、Ｃが決定され、同時に、素子領域９の最少１ｉ
ｆｉ槙も決定芒れてしデう。従ってフォトリングラフイ
ー技術とドライエツチング技術の向−七が無い限り素子
の高性能１１ｒ望むことはできな〃・つた。
本発明は、この点に着目し王なされグこもので、バイボ
ーン集積回路において、エミッタ：１ノタクトに対する
配線用′成極のマ・−ジンがベースコンタクトおよびコ
レクタコンタクトに対する配線用′電極のマージンより
も大きいことを特徴とする半導体装置に関するもので、
現状のフＡトリングラフィー技術、ドライエツチング技
術にても、バイポーラ集積回路の高速化と高密度化ケ同
時に；Ｉ！現できる半導体装置を提供することを目的と
している。
ーン集積回路において、エミッタ：１ノタクトに対する
配線用′成極のマ・−ジンがベースコンタクトおよびコ
レクタコンタクトに対する配線用′電極のマージンより
も大きいことを特徴とする半導体装置に関するもので、
現状のフＡトリングラフィー技術、ドライエツチング技
術にても、バイポーラ集積回路の高速化と高密度化ケ同
時に；Ｉ！現できる半導体装置を提供することを目的と
している。
次に本発明を実施例により詳しく説明する。第３図（ｂ
）は第３図（ａ）の従来例をペースにしだ本発明の実施
例である。すなわち、第３図（ｂ）のように、ベースコ
ンタクトおよびコレクタコンタクトに対する電極のマー
ジンを第３図（ａ）に較べそれぞれΔＢ＝ΔＢ／、八〇
−八〇′へつ縮へすることにより％ＬＥＢをＬＥＤ’に
縮少しベース寄生抵抗を低瀘せしめて素子の高速化を実
現するとともに５ＬＥＣをＬＥＣ’に縮少することも合
せて素子面積の低減ヲも実現するものである。ここで、
ベース、コレクタ部のマージンを縮少することで、エツ
チングによる前記基板アタックが問題となるが、この影
響を調べたところ、ベースコンタクトに関しでは、第１
図に示すようにコンタクト及びその近傍に、通常ｇ−Ｂ
接合の深さＸ、オの３〜４倍の深さのグラフトベース（
ＪＢが形成されており、多少の基板アタックが発生して
も特性に側ら影響をおよぼさないことが判明し、コレク
タコンタクトにおいても何ら問題なかった。すなわち、
ベースコンタクト、コレクタコンタクトに対しては、前
記ポリシリコンのサイドエッチによる基板アタックを考
慮する必要はなく、目合せズレのみ考慮すればよいとい
うことである。
）は第３図（ａ）の従来例をペースにしだ本発明の実施
例である。すなわち、第３図（ｂ）のように、ベースコ
ンタクトおよびコレクタコンタクトに対する電極のマー
ジンを第３図（ａ）に較べそれぞれΔＢ＝ΔＢ／、八〇
−八〇′へつ縮へすることにより％ＬＥＢをＬＥＤ’に
縮少しベース寄生抵抗を低瀘せしめて素子の高速化を実
現するとともに５ＬＥＣをＬＥＣ’に縮少することも合
せて素子面積の低減ヲも実現するものである。ここで、
ベース、コレクタ部のマージンを縮少することで、エツ
チングによる前記基板アタックが問題となるが、この影
響を調べたところ、ベースコンタクトに関しでは、第１
図に示すようにコンタクト及びその近傍に、通常ｇ−Ｂ
接合の深さＸ、オの３〜４倍の深さのグラフトベース（
ＪＢが形成されており、多少の基板アタックが発生して
も特性に側ら影響をおよぼさないことが判明し、コレク
タコンタクトにおいても何ら問題なかった。すなわち、
ベースコンタクト、コレクタコンタクトに対しては、前
記ポリシリコンのサイドエッチによる基板アタックを考
慮する必要はなく、目合せズレのみ考慮すればよいとい
うことである。
以上説明したように、本発明によればベースコンタクト
、コレクタコンタクトに対する不必要な電極用配線マー
ジンを縮少するだＩｔｊで簡単に、）くイボーラ集積回
路の茜速化、高・ｔｂ度化が同時に実現できるので、本
発明の効果は極めて大きい。
、コレクタコンタクトに対する不必要な電極用配線マー
ジンを縮少するだＩｔｊで簡単に、）くイボーラ集積回
路の茜速化、高・ｔｂ度化が同時に実現できるので、本
発明の効果は極めて大きい。
第１図ｔａ＋〜（ｄｌは、バイポーラ集１ｉ回路の従来
の製造方法の一例を示す断面図、第２図は第１図（ｄ）
におけるエミッタ電極付は部分を拡大して示す断面図、
第３図（ａ）は、従来の素子の平面図、第３図（ｂ）は
本発明の実施例を示す素子の平面図である。 １・・・・・・シリコン基板、２・・・・・・熱酸化膜
、３１３ 。 ３ Ｅ 、 ３Ｃ・・・・・・電極用コンタクト、４・
・・・・ポリシリコン、５・・・・・ＣＶＤ酸化膜、６
・・−・・・Ａｌ膜、７・・・・・・レジスト膜、８・
・・・・・アタック、９．９’・・・・・素子領域％
１０Ｂ、ｌｏＥ、１ｏＣ・・・・・コンタクト、＋ ＋
１３ 。 ｌ Ｊ Ｊ １１ｃ、 ］ ＩＢ’、 Ｉ ＩＣ’ ・
＝−’ＵｆｔＪｅ、線、Ｂ・・・・・・ベース Ｅ・・
・・・・エミッタ Ｃ・・・・・・コレクタ、ＧＢ・・
・・・・ｆ ９−７ トペース、ΔＢ、ΔＢ 、ΔＣ１
ΔＢ′、△Ｃ／・・・・・・コンタクトに対する電極用
配線マージン、ΔＬ−・・・、配線間隔、”Ｆ、Ｂ ｌ
”ＥＢ’ ＋ ＬＥｃ ＊ ”ＥＣ””””ンタクト
間距離。 代理人 弁理士 内 原 晋 第１図 墾２図 ノ
の製造方法の一例を示す断面図、第２図は第１図（ｄ）
におけるエミッタ電極付は部分を拡大して示す断面図、
第３図（ａ）は、従来の素子の平面図、第３図（ｂ）は
本発明の実施例を示す素子の平面図である。 １・・・・・・シリコン基板、２・・・・・・熱酸化膜
、３１３ 。 ３ Ｅ 、 ３Ｃ・・・・・・電極用コンタクト、４・
・・・・ポリシリコン、５・・・・・ＣＶＤ酸化膜、６
・・−・・・Ａｌ膜、７・・・・・・レジスト膜、８・
・・・・・アタック、９．９’・・・・・素子領域％
１０Ｂ、ｌｏＥ、１ｏＣ・・・・・コンタクト、＋ ＋
１３ 。 ｌ Ｊ Ｊ １１ｃ、 ］ ＩＢ’、 Ｉ ＩＣ’ ・
＝−’ＵｆｔＪｅ、線、Ｂ・・・・・・ベース Ｅ・・
・・・・エミッタ Ｃ・・・・・・コレクタ、ＧＢ・・
・・・・ｆ ９−７ トペース、ΔＢ、ΔＢ 、ΔＣ１
ΔＢ′、△Ｃ／・・・・・・コンタクトに対する電極用
配線マージン、ΔＬ−・・・、配線間隔、”Ｆ、Ｂ ｌ
”ＥＢ’ ＋ ＬＥｃ ＊ ”ＥＣ””””ンタクト
間距離。 代理人 弁理士 内 原 晋 第１図 墾２図 ノ
Claims (1)
- バイポーラ集積回路において、エミッタ・コンタクトに
対する配線用電極のマージンがペース・コンタクトおよ
びコレクタ・コンタクトに対する配線用電極のマージン
よりも大きいことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152710A JPH0612776B2 (ja) | 1983-08-22 | 1983-08-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152710A JPH0612776B2 (ja) | 1983-08-22 | 1983-08-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6045060A true JPS6045060A (ja) | 1985-03-11 |
| JPH0612776B2 JPH0612776B2 (ja) | 1994-02-16 |
Family
ID=15546458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58152710A Expired - Lifetime JPH0612776B2 (ja) | 1983-08-22 | 1983-08-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612776B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793140A (en) * | 1980-12-02 | 1982-06-10 | Kanegafuchi Chemical Ind | Paper base material noninflammable unsaturated polyester resin copper foil lined laminated board |
| US5402615A (en) * | 1992-11-13 | 1995-04-04 | International Copper Association, Ltd. | Fire retardant barrier system and method |
| JP2003068747A (ja) * | 2001-08-22 | 2003-03-07 | Rohm Co Ltd | 半導体装置およびその製造方法 |
-
1983
- 1983-08-22 JP JP58152710A patent/JPH0612776B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793140A (en) * | 1980-12-02 | 1982-06-10 | Kanegafuchi Chemical Ind | Paper base material noninflammable unsaturated polyester resin copper foil lined laminated board |
| US5402615A (en) * | 1992-11-13 | 1995-04-04 | International Copper Association, Ltd. | Fire retardant barrier system and method |
| JP2003068747A (ja) * | 2001-08-22 | 2003-03-07 | Rohm Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612776B2 (ja) | 1994-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5034336A (en) | Method of producing insulated gate bipolar tranistor | |
| JPH0253944B2 (ja) | ||
| JPS587840A (ja) | 半導体集積回路 | |
| JPH0626253B2 (ja) | 長さの短い拡散領域を含む半導体素子の製造方法 | |
| JPH049378B2 (ja) | ||
| EP0289089B1 (en) | Method of manufacturing a semiconductor device having interconnections located both above a semiconductor region and above an isolation region adjoining it | |
| EP0646960B1 (en) | Semiconductor device with a semiconductor element provided in a mesa structure | |
| JP3298472B2 (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JPH0612776B2 (ja) | 半導体装置 | |
| JPS6112071A (ja) | 半導体装置 | |
| JP3106305B2 (ja) | 半導体素子の分離層形成方法 | |
| KR100291824B1 (ko) | 반도체소자의미세콘택홀형성방법 | |
| JPS6119168A (ja) | トランジスタの製造方法 | |
| JPS58188158A (ja) | 半導体装置とその製造方法 | |
| JPS596579A (ja) | 半導体装置 | |
| JPS59229866A (ja) | 半導体装置 | |
| JPH04148567A (ja) | 半導体装置の製造方法 | |
| JPH0571191B2 (ja) | ||
| JPS60140757A (ja) | 半導体装置の製造方法 | |
| JPS5966168A (ja) | 半導体装置の製法 | |
| KR20000003503A (ko) | 반도체 기억소자의 콘택 형성방법 | |
| JPS60173869A (ja) | 半導体集積回路装置 | |
| JPH0244731A (ja) | バイポーラ型トランジスタの製造方法 | |
| JPS6222451A (ja) | 半導体基板のｐｎ接合アイソレ−シヨン方法 | |
| JPH0430477A (ja) | 絶縁ゲートトランジスタ |