JPS6045457B2 - ログアウト方式 - Google Patents
ログアウト方式Info
- Publication number
- JPS6045457B2 JPS6045457B2 JP53078275A JP7827578A JPS6045457B2 JP S6045457 B2 JPS6045457 B2 JP S6045457B2 JP 53078275 A JP53078275 A JP 53078275A JP 7827578 A JP7827578 A JP 7827578A JP S6045457 B2 JPS6045457 B2 JP S6045457B2
- Authority
- JP
- Japan
- Prior art keywords
- block
- logout
- bit
- switch
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明はログアウト方式に関する。
従来、データ処理装置のログアウトは、装置内部の全情
報のログアウトを行なつていたが、この方式ではログア
ウトデータ量が多大となりチェック時に困難を窮め、又
ログアウト時の目的とする情報収集に不必要な、無駄な
データが含まれていることが多々ある。あるいは記憶容
量の関係上全情報のログアウト実行が不可能なこともあ
る。本発明は、この様な欠点を解決することを目的とし
、データ処理装置を複数のブロックに分割し、ログアウ
トは指定されたブロックだけ行なうようにしたものであ
る。以下、本発明を図面を参照しつつ説明する。
報のログアウトを行なつていたが、この方式ではログア
ウトデータ量が多大となりチェック時に困難を窮め、又
ログアウト時の目的とする情報収集に不必要な、無駄な
データが含まれていることが多々ある。あるいは記憶容
量の関係上全情報のログアウト実行が不可能なこともあ
る。本発明は、この様な欠点を解決することを目的とし
、データ処理装置を複数のブロックに分割し、ログアウ
トは指定されたブロックだけ行なうようにしたものであ
る。以下、本発明を図面を参照しつつ説明する。
第１図は本発明が適用されるデータ処理装置の１例の概
要を示す図、第２図は本発明の１実施例の電気回路図で
ある。第１図において、１はアレイプロセッサ、２はメ
モリ制御ユニット、３は主メモリをそれぞれ示している
。
要を示す図、第２図は本発明の１実施例の電気回路図で
ある。第１図において、１はアレイプロセッサ、２はメ
モリ制御ユニット、３は主メモリをそれぞれ示している
。
アレイプロセッサ１のＡブロックはメモリ制御ユニット
２との間でデータの受渡しを行うアクセス制御部であり
、Ｉブロックは命令制御部であり、Ｖブロックはベクト
ル演算部であり、Ｅブロックはベクトル以外の演算を行
う部分である。図示しないパネルにＡブロックないしＥ
ブロックの内部状態を表示するランプが設けられ、ログ
アウトを行うとき、指定されたブロックに対応するラン
プ情報が主メモリ３にログアウトされる。第２図はＡブ
ロック、Ｉブロックに対してログ”アウトを指定する機
構を示すものであつて、４と５は否定出力付ＯＲゲート
、６と７は否定入力付ＮＡＮＤゲート、８ないし１０は
否定入力付Ｎｉゲート、１１はＥＯＲゲート、ＳＷＩは
ログアウト有効表示スイッチ、ＳＷ２は指定ブロック有
効表７示スイッチ、ＳＷＡはＡブロックを指定するＡブ
ロック指定スイッチ、ＳＷＩはＩブロックを指定するＩ
ブロック指定スイッチ、ＭＤＲは保守モード・レジスタ
、ＭＤＲＩはログアウト有効表示ビット、ＭＤＲ２は指
定ブロック有効表示ビット、ＭＤＲＡはＡブロック指定
ビット、ＭＤＲＩは■ブロック指定ビット、ＭＤＲＶは
■ブロック指定ビット、ＭＤＲＥはＥブロック指定ビッ
トをそれぞれ示している。
２との間でデータの受渡しを行うアクセス制御部であり
、Ｉブロックは命令制御部であり、Ｖブロックはベクト
ル演算部であり、Ｅブロックはベクトル以外の演算を行
う部分である。図示しないパネルにＡブロックないしＥ
ブロックの内部状態を表示するランプが設けられ、ログ
アウトを行うとき、指定されたブロックに対応するラン
プ情報が主メモリ３にログアウトされる。第２図はＡブ
ロック、Ｉブロックに対してログ”アウトを指定する機
構を示すものであつて、４と５は否定出力付ＯＲゲート
、６と７は否定入力付ＮＡＮＤゲート、８ないし１０は
否定入力付Ｎｉゲート、１１はＥＯＲゲート、ＳＷＩは
ログアウト有効表示スイッチ、ＳＷ２は指定ブロック有
効表７示スイッチ、ＳＷＡはＡブロックを指定するＡブ
ロック指定スイッチ、ＳＷＩはＩブロックを指定するＩ
ブロック指定スイッチ、ＭＤＲは保守モード・レジスタ
、ＭＤＲＩはログアウト有効表示ビット、ＭＤＲ２は指
定ブロック有効表示ビット、ＭＤＲＡはＡブロック指定
ビット、ＭＤＲＩは■ブロック指定ビット、ＭＤＲＶは
■ブロック指定ビット、ＭＤＲＥはＥブロック指定ビッ
トをそれぞれ示している。
また＊ＳＷｌはスイッチＳＷｌのスイッチ信号、＊ＳＷ
２はスイッチＳＷ２のスイッチ信号、＊ＳＷ．Ａはスイ
ッチＳＷＡのスイッチ信号、＊ＭＤＲｌはビットＭＤＲ
ｌのビット信号、＊■永２はピンＦ−ＭＩ）Ｒ２のビッ
ト信号、＊ＭＤＲＡはビットＭＤＲＡのビット信号、＊
ＭＤＲＩはビットＭＤＲＩのビット信号、＊ＡはＡブロ
ック●エラー信号、ＡはＡブロック選択信号、＊ＩはＩ
ブロック・エラー信号、ＩはＩブロック選択信号を示し
ている。。なお、。＊ョは反転信号を示しており、例え
ばスイッチＳＷｌがオンされたとき信号＊ＳＷｌは論理
ＲＯＪとなり、ビットＭＤＲｌが論理ｒ１ョのとき信号
＊ＭＤＲｌは論理ＲＯＪとなり、Ａブロックにエラーが
発生したとき信号＊Ａは論理ＲＯＪとなる。第２図には
、Ｖブロック、Ｅブロックについては図示されていない
が、Ｖブロック、Ｅブロックについても同様な回路が設
けられていることは言うまでもない。次に第２図の動作
について説明する。
２はスイッチＳＷ２のスイッチ信号、＊ＳＷ．Ａはスイ
ッチＳＷＡのスイッチ信号、＊ＭＤＲｌはビットＭＤＲ
ｌのビット信号、＊■永２はピンＦ−ＭＩ）Ｒ２のビッ
ト信号、＊ＭＤＲＡはビットＭＤＲＡのビット信号、＊
ＭＤＲＩはビットＭＤＲＩのビット信号、＊ＡはＡブロ
ック●エラー信号、ＡはＡブロック選択信号、＊ＩはＩ
ブロック・エラー信号、ＩはＩブロック選択信号を示し
ている。。なお、。＊ョは反転信号を示しており、例え
ばスイッチＳＷｌがオンされたとき信号＊ＳＷｌは論理
ＲＯＪとなり、ビットＭＤＲｌが論理ｒ１ョのとき信号
＊ＭＤＲｌは論理ＲＯＪとなり、Ａブロックにエラーが
発生したとき信号＊Ａは論理ＲＯＪとなる。第２図には
、Ｖブロック、Ｅブロックについては図示されていない
が、Ｖブロック、Ｅブロックについても同様な回路が設
けられていることは言うまでもない。次に第２図の動作
について説明する。
スイッチＳＷ２がオフであり且つビットＭＤＲ２が論理
ＲＯＪの場合、ＥＯＲゲート１１は論理ＲＯョを出一力
する。この状態の下で、Ａブロックにエラーが発生した
とすると、信号Ａは論理ＲｌＪとなつてＡブロックのロ
グアウトが行われる。スイッチＳＷ２がオンであり、且
つピンＥＭＤＲ２が論理ＲＯョの場合には、Ａブロック
にエラーが発生し。てもＡブロックのログアウトが行わ
れない。スイッチＳＷＡとスイッチＳＷ２がオンであり
且つビットＭＤＲｌが論理ＲＯＪの楊合には、ＡＮＤゲ
ート１０が論理ＲｌＪを出力し、信号Ａが論理ＲＬとな
つてＡブロックのログアウトが行われ２る。ビットＭＤ
ＲＡとビットＭＤＲ２が論理ＲｌＪであり且つスイッチ
ＳＷｌがオフの場合には、Ａブロックのログアウトが行
われる。
ＲＯＪの場合、ＥＯＲゲート１１は論理ＲＯョを出一力
する。この状態の下で、Ａブロックにエラーが発生した
とすると、信号Ａは論理ＲｌＪとなつてＡブロックのロ
グアウトが行われる。スイッチＳＷ２がオンであり、且
つピンＥＭＤＲ２が論理ＲＯョの場合には、Ａブロック
にエラーが発生し。てもＡブロックのログアウトが行わ
れない。スイッチＳＷＡとスイッチＳＷ２がオンであり
且つビットＭＤＲｌが論理ＲＯＪの楊合には、ＡＮＤゲ
ート１０が論理ＲｌＪを出力し、信号Ａが論理ＲＬとな
つてＡブロックのログアウトが行われ２る。ビットＭＤ
ＲＡとビットＭＤＲ２が論理ＲｌＪであり且つスイッチ
ＳＷｌがオフの場合には、Ａブロックのログアウトが行
われる。
以上はＡブロックのログアウトについて説明したが、ス
イッチＳＷ２がオフであり且つビットＭＤＲ２が論理Ｒ
ＯＪの場合、Ｉブロックにエラーが発生すると、Ｉブロ
ックのログアウトが行われる。
イッチＳＷ２がオフであり且つビットＭＤＲ２が論理Ｒ
ＯＪの場合、Ｉブロックにエラーが発生すると、Ｉブロ
ックのログアウトが行われる。
スイッチＳＷＩとスイッチＳＷ２がオンであり且つビッ
トＭＤＲｌが論理ＲＯＪの場合にも、ＬＩブロックのロ
グアウトが行われる。また、ビットＭＤＲＩとビットＭ
ＤＲ２が論理ＲｌＪであり、且つスイッチＳＷｌがオフ
である場合には、Ｉブロックのログアウトが行われる。
保守モード●レジスタ■水の内容は、診断プログラムに
よつて自由に変更できるものである。
トＭＤＲｌが論理ＲＯＪの場合にも、ＬＩブロックのロ
グアウトが行われる。また、ビットＭＤＲＩとビットＭ
ＤＲ２が論理ＲｌＪであり、且つスイッチＳＷｌがオフ
である場合には、Ｉブロックのログアウトが行われる。
保守モード●レジスタ■水の内容は、診断プログラムに
よつて自由に変更できるものである。
以上の説明から明らかなように、本発明によれば、ブロ
ック・エラー信号、スイッチ又は保守モード・レジスタ
によつてログアウトすべきブロックを自由に選択するこ
とが可能となる。図面の簡単な説明第１図は本発明が適
用されるデータ処理装置の１例の概要を示す図、第２図
は本発明の１実施例の電気回路図である。
ック・エラー信号、スイッチ又は保守モード・レジスタ
によつてログアウトすべきブロックを自由に選択するこ
とが可能となる。図面の簡単な説明第１図は本発明が適
用されるデータ処理装置の１例の概要を示す図、第２図
は本発明の１実施例の電気回路図である。
１・・・アレイプロセッサ、２・・・メモリ制御ユニッ
ト、３・・・主メモｌ八４と５・・・否定出力付０Ｒゲ
ート、６と７・・・否定入力付Ｎ．ＡＮＤｌ８ないし１
０・・・否定入力付ＡＮＤゲート、１１・・・ＥＯＲゲ
ート、ＳＷｌ・・・ログアウト有効表示スイッチ、ＳＷ
２・・・指定ブロック有効表示スイッチ、ＳＷＡ・・・
Ａブロック指定スイッチ、ＳＷＩ・・・Ｉブロック指定
スイッチ、ＭＤＲ・・・保守モード・レジスタ、ＭＤＲ
ｌ・・・ログアウト有効表示ビット、ＭＤＲ２・・・指
定ブロック有効表示ビット、ＭＤＲＡ・・・Ａブロック
指定ビット、ＭＤＲＩ・・・Ｉブロック指定ビット、Ｍ
ＯＲＶ・・・■ブロック指定ビット、ＭＤＲＩ・・・Ｉ
ブロック指定ビット。
ト、３・・・主メモｌ八４と５・・・否定出力付０Ｒゲ
ート、６と７・・・否定入力付Ｎ．ＡＮＤｌ８ないし１
０・・・否定入力付ＡＮＤゲート、１１・・・ＥＯＲゲ
ート、ＳＷｌ・・・ログアウト有効表示スイッチ、ＳＷ
２・・・指定ブロック有効表示スイッチ、ＳＷＡ・・・
Ａブロック指定スイッチ、ＳＷＩ・・・Ｉブロック指定
スイッチ、ＭＤＲ・・・保守モード・レジスタ、ＭＤＲ
ｌ・・・ログアウト有効表示ビット、ＭＤＲ２・・・指
定ブロック有効表示ビット、ＭＤＲＡ・・・Ａブロック
指定ビット、ＭＤＲＩ・・・Ｉブロック指定ビット、Ｍ
ＯＲＶ・・・■ブロック指定ビット、ＭＤＲＩ・・・Ｉ
ブロック指定ビット。
Claims (1)
- 【特許請求の範囲】 １ データ処理装置を複数のブロックに分割し、分割し
たブロックを指定する手段を設け、指定されたブロック
の状態だけをログアウトするログアウト方式であつて、
分割された複数のブロックのそれぞれに対応するエラー
信号を設け、エラー信号がエラーを示しているとき対応
するブロックのログアウトを行うと共に、ログアウト・
ブロック指定スイッチを設け、ログアウト・ブロック指
定スイッチで指定されたブロックのログアウトを行い得
るように構成されていることを特徴とするログアウト方
式。 ２ ログアウト・ブロック指定レジスタを設け、該ログ
アウト・ブロック指定レジスタにデータを設定し、該デ
ータで指定されたブロックのログアウトを行い得るよう
に構成されたことを特徴とする特許請求の範囲第１項記
載のログアウト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53078275A JPS6045457B2 (ja) | 1978-06-28 | 1978-06-28 | ログアウト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53078275A JPS6045457B2 (ja) | 1978-06-28 | 1978-06-28 | ログアウト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS554678A JPS554678A (en) | 1980-01-14 |
| JPS6045457B2 true JPS6045457B2 (ja) | 1985-10-09 |
Family
ID=13657418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53078275A Expired JPS6045457B2 (ja) | 1978-06-28 | 1978-06-28 | ログアウト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045457B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS572669U (ja) * | 1980-06-05 | 1982-01-08 | ||
| JPS5836892A (ja) * | 1981-08-31 | 1983-03-03 | 株式会社日立製作所 | 駆動力伝達用ロ−プのたるみ防止装置 |
-
1978
- 1978-06-28 JP JP53078275A patent/JPS6045457B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS554678A (en) | 1980-01-14 |
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