JPS6045509B2

JPS6045509B2 - 半導体リ−ドオンリメモリ

Info

Publication number: JPS6045509B2
Application number: JP58213961A
Authority: JP
Inventors: 英夫原; 治夫慶田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-11-16
Filing date: 1983-11-16
Publication date: 1985-10-09
Also published as: JPS59132497A

Description

【発明の詳細な説明】本発明は半導体リードオンリメモリ（以下ＲＯＭと称す
）に関し、特に１本の出力線に対し複数個の絶縁ゲート
型電界効果トランジスタ（以下単にＦＥＴと称す）が直
列に接続されたＲＯＭに関するものであるにのようなも
のを縦型方式のＲＯＭと称す。

縦型方式のＲＯＭとしては、特願昭５０−１０７３５０
に提案したようなものがある。

その一例を第１図に示す。この例においては、出力端子
ＡＤｏと接地間にキヤパシターＣ、が接続され、負電源
−ＶＤＤと出力端子間にＭＯＳＦＥＴＭ。

が接続され、出力端子と接地間に上記キヤパシターＣ１
と並列にＭＯＳＦＥＴＭＩないしＭｎが直列接続されて
いる。ＭＯＳＦＥＴＭｏは上記キヤパシターＣ１にプリ
チヤージするためのスイッチとして働き、直列接続され
たＭＯＳＦＥＴＭ、ないしＭｎは入力ＡｌないしＡｎを
受けるスイッチとして働く。

この例ではＭＯＳＦＥＴＭ。はデプレツシヨン型であり
、入カヘを受けるゲート電極の電位にかかわらず、オン
している。すなわち、Ｍ２のソースドレイン間には電流
通路が形成されている。これに対し、ＭＯＳＦＥＴＭ、
、Ｍｎ−、、Ｍｎはエンハンスメント型であり、ゲート
電位によりオンオフする。したがつて出力端子ＡＤｏと
接地間には上記エンハンスメント型ＭＯＳＦＥＴフの全
てがオンしていれば電流通路がつくられるし、どれか１
つでもオフしていれば電流回路がつくられない。この例
では、第２図にタイムチャートを示すように、先ずクロ
ック信号φＸが負電位−ＶＤＤとな５ることによりＦＥ
ＴＭｏがオンし、キヤパシターＣ１にチャージアップさ
れる。

次いでクロック信号φゅのレベルが再び接地電位ＧＮＤ
にもどる。このとき、前記直列接続されたＦＥＴＭｌな
いしＭｎのうち、少なくとも１個がオフしていれば、キ
ャパシターＣ１の電荷は放電しない。したがつて、キャ
パシターＣ１の両端はプリチャージされたときのまま電
圧を維持する。ＦＥＴＭｌないしＭｎの全てに電流通路
ができればキャパシターＣ１の電荷は放電する。

このキャパシターＣ１の両端の電圧は最終的に零となる
。この回路では、ＦＥＴＭｌないしＭｎのどれか１つが
オフしているなら、キャパシターＣ１のプリチャージさ
れた電荷の変化が無いのでプリチャージ後、直ちに出力
端子ＡＤＯからの出力信号を利用してもさしつかえない
。しかしながら、Ｍｉないし■に電流通路が形成されて
いるときは、プリチャージ後のキャパシターＣェの電荷
は直ちに０にならない。

このときキャパシターは、オン状態におけるＦＥＴＭｌ
ないしＭｎのソースドレイン間の直列接続された抵抗に
より短絡された状態となり入力Ａ１ないしＡｎに応じて
出力端子ＡＤＯの電位が適正な値となるまでに時間ちを
要する。したがつて出力端子ＡＤＯを入力端子に接続す
る次の回路（図示しない）は、第１図の回路がプリチャ
ージされてからｔ１時間経過した後人力信号を受けるよ
うにされる。

第１図の回路は、出力端子鳩。

と接地間に直列接続されたＭＯＳＦＥＴを選択的にエン
ハンスメント型、デプレツシヨン型にすることにより、
入力Ａ１ないしＡｎに対する論理を任意に変更できる。
このような論理の変更方法はマトリクス配置されたＭＯ
ＳＦＥＴによつてＲＯＭを構成するときに適する。例え
ばマトリクス配置されたＭＯＳＦＥＴのうち列方向に配
置されたＭＯＳＦＥＴのソース・ドレインを直列接続し
、この列と直交する方向にゲ．ート電極とする複数の入
力配線、例えは第１図のＡ１ないしＡ．．およびφぇを
はわせ、上記ＭＯＳＦＥＴのうち、選択されたものをデ
プレツシヨン型とする。このようにするとマトリクス配
置の各列からそれぞれ所望の論理出力を取り出すことが
でき・る。第１図の例はまた電源−ＶＤＤにはクロック
パルスφＸが負電位になつたときのみ電流が流れるのみ
であるので低消費電力である。

しかしながら、この回路は、沢山の入力信号を受ける
ために沢山のＭＯＳＦＥＴを直列接続すると、この直列
接続ＭＯＳＦＥＴのソース●ドレイン間抵抗が増加し、
したがつて信号を入力してから７出力端子に充分なレベ
ルの信号が得られるようになるまでの時間を長くしなけ
ればならない。

すなわちアクセス時間が長くなる。したがつて、本発
明の目的とするところは、アクセスタイムの高速化を図
つたＲＯＭを提供するＯことにある。

本発明の他の目的は簡単な構成でアクセスタイムの高
速化が図れるＲＯＭを提供することにある。

上記目的を達成するため本発明では直列接続をク要す
るＭＯＳＦＥＴが複数のグループに分割され、この複数
のグループからの出力信号が後で合成される。

以下実施例を説明する。

第３図において、２は第１のＲＯＭ回路、３はｌ第２
のＲＯＭ回路、４はＮＯＲ回路、５はインバータである
。

ＲＯＭ回路２は出力端子０１と負電源−■。

。との間にキャパシターＣ１へのプリチャージのための
ＭＯＳＦＥＴＭＯｌが接続され、出力端子０１と接地間
にＭＯＳＦＥＴＭｌｌないしＭｌｎが直列接続されてい
る。ＭＯＳＦＥＴＭＯｌのゲートはクロックパルスφ８
のための端子に接続され、ＭＯＳＦＥＴＭｌｌないしＭ
ｌｎのゲートはそれぞれ入力信号ＡｌｌないしＡｌｎを
受けるための端子に接続されている。ＲＯＭ回路３は出
力端子０２と負電源−■ＤＤとの間にキャパシターＣ２
へのプリチャージのためのＭＯＳＦＥＴＭＯ２が接続さ
れ、出力端子０２と接地間にＭＯＳＦＥＴＭ２ｌないし
Ｍ２ｎが直列接続されている。

ＭＯＳＦＥＴＭＯ２のゲートはクロックパルスφｘのた
めの端子に接続され、ＭＯＳＦＥＴＭ２ｌないしＭ２．
．のゲートはそれぞれ入力信号Ａ２ｌないしＡ２ｊ，を
受けるための端子に接続されている。この例において
、本発明を制限するものでないが全てのＭＯＳＦＥＴは
Ｐチャンネル型であり、こ′ れらは周知の製造技術
によつて１つのＮ型シリコン基板上につくられている。

これらＭＯＳＦＥＴのうちＭ３３およびＭ３５はデプレ
ツシヨン型であり、残りはエンハンスメント型である。
ＲＯＭ回路２，３は、クロックパルスφ。

によりそれぞれの出力端子０１，０２に接続されたキャ
パシターＣｌ，Ｃ２に負電源からオン状態のＭＯＳＦＥ
ＴＭＯｌ，ＭＯ２を介してプリチャージされる。

次いてＭＯＳＦＥＴＭＯｌ，ＭＯ２がオフしたとき、入
力信号ＡｌｌないしＡｌｎおよびＡ２ｌないしＡ２ｊ．
の状態によつてキャパシターＣ１およびＣ２の電荷がＭ
ＯＳＦＥＴＭｌｌないしＭｌｎおよびＭ２ｌないしＭ２
ｎ，の直列通路により放電させられるかどうかが決めら
れる。ＮＯＲ回路４のＭＯＳＦＥＴＭ３ｌのゲートはＲ
ＯＭ回路２の出力端子０１に接続され、ＭＯＳＦＥＴＭ
３２のゲートはＲＯＭ回路３の出力端子０２に接続され
ている。

ＮＯＲ回路４の出力端子、すなわち負荷ＭＯＳＦＥＴＭ
３３とＭＯＳＦＥＴＭ３２との共通接続端子には、Ｍ３
ｌおよびＭ３２の少なくとも一方がオフすれば負電源電
位が現われる。インバータ回路５は上記ＮＯＲ回路４の
出力を反転する。

これら回路２ないし５により、出力端子０３には、入力
信号ＡｌｌないしＡ．およびＡ２ｌないしＡ２．ｎをそ
れぞれ受けるＭＯＳＦＥＴＭｌｌないしＭｌｎおよびＭ
，ｌないしＭ２ｍからなる２つの直列接続回路の少なく
とも一方がオンすると出力端子０３には接地電位が現わ
れる。

この第３の回路は、入力ＡｌｌないしＡＴｎおよびＡ２
ｌないしＡ２．．に同時に応答することができる。

入力信号がメモリ（図示しない）のためのアドレス信号
であり、図のようにしｍ＝ｎ＝１２なら、Ａ。ないしＡ
ｌｎのうちの１つとＡ．ｌないしＡ２．ｎのうちの１つ
との対を制御することにより、例えばＡｌｌないしＡｌ
ｎを０ないし２０４７番地のためのデコーダ用とし、Ａ
２ｌないしＡ６を２０４８ないし４０９幡地のためのデ
コーダ用として使用することができる。このようにｍ＋
ｎ個のＭＯＳＦＥＴをｍ個とｎ個に分割する方法におい
てはｍ＋ｎ個のＭＯＳＦＥＴの合成抵抗をｍ：ｎに分割
できるので、それぞれの出力端子０１，０２と接地間の
ＭＯＳＦＥＴの合成抵抗を減少できる。前記のようにｍ
＝ｎ＝１２なら、２４個のＭＯＳＦＥＴを直列接続する
場合に比べ半分にできる。他方、キャパシターＣ１はＭ
ＯＳＦＥＴＭｌｌのドレインと半導体基板間およびＭ。

ｌのソースと半導体基板間のＰｎ接合容量およびＭ３ｉ
のゲートと半導体基板間の容量によつて構成され、同様
にキャパシターＣ２はｒ！４０２のソース、Ｍ２ｉのド
レインおよびＭ３２のゲートと半導体基板問に形成され
る。これらキャパシターＣｌ，Ｃ２のそれぞれの容量値
は前記第１図のＣ１とほとんど変らない。したがつて第
３図のＲＯＭ回路２と３において直列接続されたＭＯＳ
ＦＥＴのソース・ドレイン間抵抗とキャパシターＣｌ，
Ｃ２とにより形成されるそれぞれの時定数回路の時定数
は、ｍ＋ｎ個のＦＥＴを何ら分割しない場合に比べほぼ
半分となる。

したがつて、ＭＯＳＦＥＴＭＯｌ，ＭＯ２によりキャパ
シターＣｌ，Ｃ２をプリチャージしてから後、入力Ａｌ
ｌないしＡｌｎおよびＡ２ｉないしＡ２ｍによりこれら
キャパシターＣｌ，Ｃ２の電荷が放電して所望レベルに
なるまでの時間は第１図の回路を使用する楊合に比べほ
ぼ半減する。第３図の実施例において、回路の高速化の
ために、直列接続ＭＯＳＦＥＴの分割によりキャパシタ
ーＣｌ，Ｃ２の放電用抵抗を半減する考えは、更に３分
割、４分割への考えへ拡張され得ることは明らかであろ
う。

第３図では、出力端子０１もしくは０２のいずれか一方
が接地電位となつたとき出力端子０３に接地電位が出力
されるようにされたが、必要によつては出力端子０１お
よび０２が同時に接地電位になつたとき出力端：ＦＯ３
に接地電位が出力されるようにすることもできる。

このような要求に対しては第３図のＮＯＲ回路４に代つ
て第４図のようなＮＡＮＤ回路を使用することができる
。

また第３図では、例えばＲＯＭ回路３において、キャパ
シターＣ２へのプリチャージ時にＭＯＳＦＥＴＭ２ｌな
いしＭ２．．が全てオンしていると電源−■Ｃ．Ｄと接
地間に直流通路が形成される。

このような直流通路が望ましくない場合は、第５図の門
ようにＭＯＳＦＥＴＭ２、と接地間に、プリチャージ時
にオフするＭＯＳＦＥＴＭＯ３を挿入することができる
。第３図において、出力０１と０２とを合成するための
回路は更に他の回路に変更することが可能で）あり、イ
ンバータ回路３は必要に応じて省略することができる。

第６図は第３図の実施例をメモリマトリクスに使用した
場合の応用例を示す。

この例では同図に示すようにアドレスデコーダ３及びメ
インマトリクス出力ブロック４〜６をそれぞれ上下に２
分割し、それぞれを個別的に駆動できるようにする。

すなわち、メモリマトリクスの第１の出力ブロック４を
４ａと４ｂに、また第２の出力ブロック５を５ａと５ｂ
に、さらに第３の出力ブロック６を６ａと６ｂに上下２
段に分割し、上段のメモリマトリクス４ａ〜６ａは２分
割したうちの一方のアドレスデコーダ３ａによつて駆動
し、下段のメモリマトリクス４ｂ〜６ｂはアドレスデコ
ーダ３ｂによつて駆動する。そして、それぞれのメモリ
マトリクスの対応する出力ブロック４ａと４ｂ１５ａと
５ｂ１６ａと６ｂの出力を０Ｒ回路Ｌ１〜Ｌを介して出
力Ｖ。ｌ〜■ｏとして取り出す。以上のような構成の本
発明のＲＯＭでは、２分割されたアドレスデコーダのい
ずれか一方を選択することにより、その選択されたアド
レスデコーダによつて上下いずれかのメモリマトリクス
の出力ブロックを動作させることができる。

すなわち、例えば、アドレスデコーダ３ａが選択された
とすると、上段に存するメモリマトリクス４ａ〜６ａか
らの情報を得ることができる。仮に出力ブロック４ａの
出力が“゜１゛すなわち接地電位とすると、その出力ラ
イン０１に“１゛２レベルが取り出され、このブロック
に対応する下段ブロック４ｂの出力ライン０２が選択さ
れていない時は゜゜０゛レベル（すなわち負電位）とな
つているから０Ｒ回路Ｌの出力Ｖ。ｌに“１゛レベルが
得られる。以下同様にしてメモリマトリクス５ａが０の
ときは０Ｒゲート回路Ｌ２の出力Ｖ。２に゜“０゛レベ
ル，が得られ、６ａが１のときはＶ。

３が“゜ｒ゛レベルとなる。また、アドレスデコーダ３
ｂが選択されたときは、下段のメモリマトリクスの出力
ブロック４ｂ〜６ｂが動作可能となる。このようにして
上下いずれかの出力ブロックが選ばれているとき．にそ
の出力点に設けられているゲート回路の出力に選ばれた
ブロックの出力が得られることになる。以上の説明から
明らかなように、本発明によれば、分割された出力ブロ
ックが個別的に駆動され；ることになる。

そして、それぞれ分割されたメモリマトリクスのライン
に直列接続されるＦＥＴの数は分割しない場合に比して
半分になる。このため、メモリマトリクス回路のディス
チャージ時間はほぼ半分になり、したがつてアクセスタ
イムも約２倍に高速化されることになる。また、本発明
は、その目的達成のために若干の数の０Ｒ回路（第５図
では！〜ＬＪ）を追加するだけであり、その追加面積も
ＲＯＭ全体として見た場合には殆んど無視できる程度の
ものであるから集積度に影響を与えることはない。本
発明の他の例に従うと、アドレスデコーダが２つに分割
される。

メモリマトリクスの入力側にフ設けられた第１のアドレ
スデコーダから分割された第２のアドレスデコーダは、
メモリマトリクスとそのプリチャージ用ＭＯＳＦＥＴと
の間に挿入される。この様にして、第１及び第２のアド
レスデコーダによつてメモリマトリクスのどの列を有効
・にするかを決めることができる。この第２のアドレ
スデコーダを使用する回路は次の第７図に示した実施例
によつて理解されるであろう。

この第７図の例では、４キロビットＲＯＭの例を示す
。

同図では、本発明の特徴部分であるアドレスデコーダと
メモリマトリクス部分の接続関係を重点的に示す。他の
タイミングパルス印加部分、出力信号取扱い部分等は図
示していない。図においてラインＡＤｓ３の例を第９
図に示すように、丸印はエンハンスメント型ＭＯＳＦＥ
Ｔが有ることを示し、矢印は、この矢印の示す位置にお
いてＭＯＳＦＥＴのゲートラインが有ることを示す。
この例は一部を省略した形式で書かれているが１つのア
ドレス入力に対し、８ビットの情報Ｖ。ｌないしＶ。８
が出力する。３ａ１はアドレス信号Ａ，〜Ａｌｌが印加
される上段第１のアドレスデコーダであり、アドレスデ
コードラインＡＤＯ−ＡＤ６３に対してＭＯＳＦＥＴが
それぞｉれ任意に直列接続される。

３ａ２１，３ａ．２２は４本のアドレス信号ん〜Ａ３が
印加される上段第２のアドレスデコーダであり（データ
ラインにＭＯＳＦＥＴがそれぞれ任意に直列接続される
。

また、３ｂ１はアドレス信号Ａ４〜Ａｌｌが印加される
下（段の第１のアドレスデコーダであり、アドレス
デコードラインＡＤ６４〜ＡＤｌ２７にＭＯＳＦＥＴが
任意に直列接続される。３ｂ２１，３Ｙ）２２はアドレ
ス信号Ａ。

〜Ａ３が印加される下段第２のアドレスデコーダであり
データラインに任意に直列接続されたＭＯＳＦＥＴから
なる。さらに、４ａ，５ａは上段メモリマトリクスの出
力ブロックであり、４ｂ，５ｂは上記４ａ，５ａに対応
する下段メモリマトリクスの出力ブロックである。そし
て、出力ブロック４ａ，４ｂの出力はそれぞれアドレス
デコーダ３ａ２，，３１），１を介して０Ｒ回路Ｌ１の
入力点に印加され、出力ブロック５ａ，５ｂの出力はそ
れぞれアドレスデコーダ３ａ２２，３ｂ，２を介して０
Ｒ回路！の入力点に印加される。０Ｒ回路！ないしＬ８
の出力Ｖ。

ｌないしＶ。８をＲＯＭの出力とする。

なお、ＬＯ，Ｌ，〜Ｌ６はインバータであり、特に、Ｌ
Ｏは最上段に存するアドレスラインＡｌｌに連らなつて
おり、アドレスデコーダ３ａ１と３ｂ１を切替えて動作
させるためのものである。第７図図示の回路は同一半導
体基板に形成される。

アドレスデコードラインＡＤ６３近傍の半導体基板の平
面図を第８図Ａに示す。第８図Ａ−Ａ″における断面図
すなわちアドレスデコードラインＡＤ６３に関連する部
分の断面を第８図Ｂに示す。第８図においてＭＯＳＦＥ
ＴはＰチャンネル型であり、Ｎ型シリコン基板１０上に
つくられている。

第８図Ａにおいて、破線はＰ型領域を示し、二点鎖線は
ポリシリコン層を示し、実線はアルミニウム電極を示す
。一点鎖線は酸化膜３１またはＣＶＤ法によるシリコン
酸化膜３２に孔を設けてアルミニウム電極とＰ型領域お
よび基板もしくはポリシリコン層とをコンタクトさせて
いる部分を示している。ＭＯＳＦＥＴＱｌないしＱ２の
ソース●ドレインは図面上で横方向に配置されている（
このＱ１ないしＱ７はアドレスデコーダ３ａ１のための
ものである）。

Ｑ１のソース領域１１は電極３１により基板１０と短絡
され、ドレイン領域１２はＱ２のソース領域と共通構造
になつている。各Ｐ型領域１１ないし３０の対ではさま
れた部分の基板表面にはＭＯＳＦＥＴのゲート領域のた
めの薄い酸化膜が形成されている。各ゲート領域上には
ポリシリコン層Ａｌｌ９ＡｌＯ９■９φＸ９ＡＤ５６３
が延長している〇この例では、Ｑ２，Ｑ，がデプレツシ
ヨン型であり、それぞれＡｌＯ，瓦ｂ信号レベルにかか
わらず、常時オン状態である。このデプレツシヨン型Ｍ
ＯＳＦＥＴは、第７図のマトリクス３ａ１，３ａ２１，
３ａ２２，３ｂ１，３ｂ２１，３Ｙ）２２，４ａ，４ｂ
，５ａおよび５ｂの丸印がつけられたエンハンス型ＭＯ
ＳＦＥＴを示す交点以外の交点に配置される。

ＦＥＴＱ８，Ｑｌ３のソース・ドレイン領域は図面上で
縦方向に配置されている。このＱ８，Ｑｌ３はメモリマ
トリクス４ａ，５ａのためのものである。以上のような
ＲＯＭによれば、インバータＬ。によつていずれかのア
ドレスデコーダ３ａ１又は３ｂ１が選ばれると他方のア
ドレスデコーダは非選択となる。また０Ｒ回路レ及び！
によつて必ず１つの単位ブロックの信号が読み出される
ものとなることより通常のＲＯＭとしての機能を有する
とともに、前述のようにアクセスタイムの高速化が図れ
るＲＯＭとなる。上記第７図の実施例によれば、第１の
アドレスデコーダ３ａ１（３ｂ１）と第２のアドレスデ
コーダ３ａ２１，３ａ２２・・・・・（３ｂ２、，３
ｂ２。

・・・・・りとが設けられる。各第２のアドレスデコ
ーダ例えば３！は、メモリマトリクス４ａと信号φＹに
よつて駆動されるプリチャージ用ＦＥＴとの間に挿入さ
れる。従つてこの場合には、メモリマトリクスの各列は
、上記第２のアドレスデコーダを構成するＦＥＴ列に対
応する分だけ余計にプリチャージに要する時間が増える
ことになる。しかしながら、上記第２のアドレスデコー
ダを設けることにより、ＲＯＭ全体から見ると、プリチ
ャージ時間の短縮を図ることができる。すなわち、ＲＯ
Ｍにおけるプリチャージ時間は、上記信号φＹによるメ
モリマトリクス４ａへのプリチャージ時間のみならず、
信号φｘによる第１のアドレスデコーダ３７ａ１へのプ
リチャージ時間によつて決まる。特に、第１のアドレス
デコーダへのプリチャージにおいては、上記第１のアド
レスデコーダを構成する縦続ＦＥＴ列へのプリチャージ
の他に上記メモリマトリクスを構成するＦＥＴのゲート
容量に対して５もプリチャージがなされなければならな
いので、比較的長いプリチャージ時間を要する。その結
果、ＲＯＭにおけるプリチャージ時間が、第１のアドレ
スデコーダ３ａ１へのプリチャージ時間に左右されるこ
とになる。したがつて本実施例の様Ｏに、アドレスデコ
ーダを分割して第１のアドレスデコーダへのプリチャー
ジ時間を実質的に短縮することが、ＲＯＭ全体から見た
場合のプリチャージ時間の短縮に寄与しうることになる
。本発明は上記実施例に限定されす種々の変形を用いる
ことができる。

例えば上記実施例では各出力ブロックを２分割すること
にしたが、それ以上に分割することも可能であり、かか
る場合にはアクセスタイムの高速化が更に図れるものと
なる。

また、上記実施例では上下の出力ブロックの出力を選択
するために０Ｒ回路を用いたがこれに限らず、各ブロッ
クの出力を直接出力回路に印加するものとしてもよい。

さらに、アドレスデコーダ３ａ１と３ｂ１の選択手段と
してインバータＬ。を最も重みを大きくしてなる最上段
のアドレスライン（８Ｋビットの中間である２０４８ビ
ットのライン）Ａｌｌに接続するものとしたが、これに
限らず他のアドレスラインに接続してもよい。しかし、
上記のようにアドレスラインＡｌｌに接続した方が分割
し易くなることは言うまでもいない。すなわち、上段の
アドレスデコーダ３ａ１，３ａ２が選択されたときは、
２０４６ビット以下のビットが読み出され、下段のアド
レスデコーダ３ｂ１，３１），が選ばれたときは２０４
６ビット以上，のビットが読み出されることになる。ま
た、ゲート電極の電位によりスイッチする必要のないＦ
ＥＴを得るために、第８図にようなデプレツシヨン型で
なく、例えば第１０図のように全てをエンハンスメント
型にしておき、必要に応２じ、アルミニウム電極３１，
３２でソース・ドレイン領域を短絡するようにすること
もできる。

第１０図の方法はアルミニウムの抵抗が半導体領域より
もはるかに小さいことにより、抵抗を減少させることが
できる。本発明は、上記実施例のように狙ビットのＲＯ
Ｍに適用できるのみならず、それ以外の容量のＲＯＭに
も広く適用できることは言うまでもない。

【図面の簡単な説明】

第１図は従来の縦型ＲＯＭの一例を示す回路図、第２図
はその動作説明のためのタイミングチャート、第３図は
本発明の１実施例の回路図、第４図および第５図は第３
図の変形例の回路図、第６図は第３図の回路の応用例の
ブロック図、第７図は他の実施例の回路図、第８図Ａは
第７図を半導体集積化したときのラインＡＤ６３近傍の
平面図、第８図Ｂは同図Ａ（７）Ａ−Ｎにおける断面図
、第９図は第７図の部分の回路図、第１０図は他の半導
体集積回路の断面図、第１１図は第７図のタイミングチ
ャートである。１，３ａ，３ｂ，３ａ１，３ａ２１，３ａ２２，３ｂ１
，３ｂ２１，３ｂ２２・・・・アドレスデコーダ、２，
４ａ，５ａ，６ａ，４ｂ，５ｂ，６ｂ・・・・・・メモ
リマトリクス出力ブロック、７・・・・・フリップフロ
ップ回路〜ＬＯｐ′！ｏ１ゲ７卜回路）Ｑ１ゞＱ６４９
ＭｌゞＭｌＯ・・・・ＦＥＴ。

Claims

【特許請求の範囲】１それぞれ複数の出力点と上記複数の出力点のそれぞ
れと所定電位点との間に互いに直列に接続される複数の
ＦＥＴを有する複数の直列回路とを含む複数のメモリブ
ロックと、上記複数のメモリブロックの出力を受けるゲ
ート回路とを備え、上記ゲート回路によつて上記複数の
メモリブロックの出力のうちの１つを取り出すようにし
て成る半導体リードオンリメモリであつて、上記ゲート
回路は、上記複数のメモリブロックのそれぞれの出力を
受ける複数の入力点を有し、メモリブロックのそれぞれ
の出力点がアドレス信号にもとづいてスイッチ制御され
るＦＥＴを介して上記ゲート回路の入力点に結合される
ようにされてなることを特徴とする半導体リードオンリ
メモリ。２上記ゲート回路は、その出力の電位が上記複数の入
力点の電位に応じて定められるように構成されているこ
とを特徴とする特許請求の範囲第１項記載の半導体リー
ドオンリメモリ。