JPS6046597B2 - サイリスタスイツチ回路 - Google Patents

Description

【発明の詳細な説明】 本発明は固体交換ネットワーク、特にサイリスタ交換
ネットワークとそれを通して通信路を設定するためにそ
れを運転する手順に関する。

従来技術で知られるサイリスタ交換ネットワークはマ
トリックスの各交点にサイリスタを持つマトリックスを
複数個相互接続したものである。

このようなネットワークを通る通信路は入力端子と、
出力端子とその間にアノードからカソードヘ直列に接続
されたサイリスタを含む。このような通信路を設定する
には二つの基本的方法が知られている。第１の方法は、
ネットワークの入力（出力）端子に適切な電圧をマーク
電圧として与え、同時に通信路とするつもりのすべての
サイリスタのゲートに電流源が同時に接続される。サイ
リスタはマークの方から順次にオンとなり、叉点の保持
電流はネットワーク全体を通して経路が設定されるまで
はそれぞれのサイリスタゲートを通して与えられる。経
路が設定されると、電流源はネットワークの出力（入力
）端子から与えられその電流によつて経路がオン状態に
保たれることになる。すべてのゲート電流が同時に与え
られるから、この装置のサイリスタは個々の制御を行な
わずに状態を変更され、そのため極めて急速な電圧の変
化が生じてしまうことになる。このように急速な電圧変
化によつて通信路の一部を形成しないはずのサイリスタ
がオンとなつてしまうことがある。サイリスタ通信路を
設定する第２の方法では、第１の端子に適切なマーク電
圧を与えて、通信路を設定するものとして選択されてい
るサイリスタのゲートに電流パルスが順次に与えられる
。

サイリスタのゲートに与えられる電流パルスは時間的に
間隔を空けてある。またスイッチマトリックスの間のサ
イリスタの主端子に接続された別の電流源がサイリスタ
をその高導通状態に保つ保持電流を、各デバイスが次々
にゲート電流パルスを受信するに従つて受ける。各サイ
リスタに対する電流を個々に制御すれば、サイリスタが
急速な電圧変化によて誤つてオンとなることが防止せれ
るが、この第２の装置ては通信路を設定して維持するた
めすべてのスイッチマトリックスの間に追加の電流源を
必要とする。本発明の目的は急速な電圧変化に起因する
問題を避け、一方マトリックス間に個々の電流源を必要
としないようなサイリスタ通信路設定装置を提供するこ
とにある。

本発明は第１のサイリスタと最後のサイリスタを含む複
数個ののサイリスタを利用し、各サイリスタは第１およ
び第２の主導通電極とゲート電極とを有している。

サイリスタの主導通路は最後のサイリスタを除いてその
第２の主導通電極を次のサイリスタの第１の主導通電極
に接続することによつて直列に接続されている。マーキ
ング電圧発生器は第１のサイリスタの第１の主導通電極
に接続され、保持電流発生器は最後のサイリスタの第２
の主導通電極に接続される。通信路を設定するためには
、第１のサイリスタの第１の主導通電極にマーキング電
圧発生器からマーキング電圧が与えられ、ゲート電流が
直列に接続された各々のサイリスタの制御路に順次に時
間的に重ない合いながら複数個の電流源によつて与えら
れる。これらの電流源はサイリスタの保持電流に等しい
、あるいはこれを越える電流を与える。それぞれのサイ
リスタに生じたゲート電流はマーキング電圧とサイリス
タのゲート電極の間を、その前のサイリスタの主導通路
を通して流れ、その前段のすべてに保持電流を与える。
最後のサイリスタてゲート電流が生じた後、保持電流が
最後のサイリスタの第２の主導通電極に与えられて、ゲ
ート電流が止められる。本発明の他の特徴として、どの
サイリスタに生じたゲート電流も、その後のサイリスタ
で生じたゲート電流がそのサイリスタの主導通路に流れ
るようになつた後は止められることがあげられる。ゲー
ト電流をこのように止めることによつてマーク電圧源を
流れる電流の大きさを小さくすることができる。以下の
議論では、カソードゲートを使用する場合を詳しく述べ
、アノードゲートの使用については一般的に示すが、本
発明の実現に際してはいずれのゲートも使用できるもの
である。

第１図はマーカ電圧源１０１、保持電流源１０２および
４個のサイリスタ１０３−１０６を含む直列接続された
サイリスタ通路を示している。

この例では（すなわちＰ型のベース領域の場合には）経
路の設定にはサイリスタ１０３−１０６ではカソードゲ
ートだけが使用されている。図にはまた複数個の抵抗１
０７−１１０が示されており、これはサイリスタのカソ
ードと接地の間に接続されている。図にはまたゲート電
流源１１１乃至１１４が示されている。スイッチマトリ
ックスの組合せによつて第１図に示すような通信路が設
定されるが、このような経路を設定する制御装置につい
ては後に詳述する。通信路を設定するための第１図の回
路に対する電圧の印加については第６図にグラフ的に示
されている。

サイリスタに与えられる電圧とゲート電流はサイリスタ
によつて生する急速な電圧変化を避けるために前縁・後
縁に勾配を有するように制御され、これによつて他のサ
イリスタを誤つて動作するのを防止するようになつてい
る。はじめは、第１図のマーカ電圧導体１１５に論理“
゜０゛を与え、ゲート電流源１１の制御導体１１６に論
理゜“１゛を与えることによて、マーカ電圧源１０１は
サイリスタ１０３のカソードの電圧を減少し、ゲート電
流１Ｇ−１０３がサイリスタ１０３のゲートに与えられ
る。ゲート電流１Ｇ−１０３はサイリスタ１０３のゲー
トからサイリスタ１０３のカソードを経由して低電圧源
１０１に流れる。ゲート電流１Ｇ−１０３の設定の後で
、ゲート電流１Ｇ−１０４がゲート電流源１１２によつ
てサイリスタ１０４のゲートに与えられる。ここで述べ
たすべてのゲート電流は、利用されるサイリスタの保持
電流に等しいか、これを越えている。ゲート電流１Ｇ−
１０４はサイリスタ１０４のカソードとサイリスタ１０
３の主導通路を通してマーカ電圧源に与えられる。ゲー
ト電流１Ｇ−１０４はサイリスタ１０３の主導通路を流
れることによつてサイリスタ１０３の保持電流となる。
ゲート電流℃−１０５とＩＧ−１０６は同様にそのそれ
ぞれのサイリスタに順次に与えられ、各々はその通路の
前段のサイリスタに保持電流を与える。従つて、ゲート
電流はサイリスタ１０３−１０６に順次に、時間的に重
なり合つて与えられる。ゲート電流１Ｇ−１０６はここ
で示す例の最後のサイリスタ１０６のゲートに与えられ
たときには、保持電流源１０２が保持電流源導体１１７
の制御電流によつて起動され、保持電流をサイリスタ１
０６のアノードに与える。保持電流源１０２からの保持
電流は各サイリスタの主導通路を通して直列に流れ、マ
ーク電圧源１０１に到る。保持電流源１０２からの保持
電流が設定されると、ゲート電流１Ｇ−１０３〜ＩＧ−
１０６は切断される。この経路は保持電流源１０２から
の保持電流が終了するまで存続する。経路が設定された
後で、マーカ電圧源１０１はサイリスタ１０３のカソー
ドの電圧を上昇するように制御される。保持電流源１０
２かりの保持電流はこの入力電圧の増大以降はこうして
設定された経路を継続する。情報を変圧器１１８および
１１９を通して経路に与えられることによつて、設定さ
れた経路を通してネットワークの入力と出力の間で伝送
される。第１図の装置に与えられたゲート電流は第７図
にグラフ的に示すように与えられる。この構成では各ゲ
ート電流はそれに関連するサイリスタに順次に与えられ
、次にゲート電流がその直後のサイリスタに与れられた
後で除去される。その後のサイリスタのゲート電流はそ
の前のサイリスタの保持電流として作用するから、その
前のサイリスタのゲート電流を除去してもよいのである
。第７図に従う動作ではゲート電流が順次に重なり合つ
て与えられることになることに注意されたい。２５６本
の第２図は加入者線の間で信号を交換するために本発明
を利用した交換方式を示している。

加入者線はライン回路ユニット２０１と、交換ネットワ
ーク２０５の個々の入力端子とに接続されている。信号
処理装置２０２が各加入者線の起呼状態を検出して、も
しサービス要求あるいは終了要求が存在すると、その事
実が中央制御２０３に知らされる。加入者起呼状態の変
化に応じて、中央制御２０３は必要な動作によつて通信
路を設定したり、除去したりするための制御ワードを発
生する。制御ワードはネットワークの制御を実行するネ
ットワーク制御器２０４は送信され。中央制御２０３は
、例えばベル・システム・テクニカル・ジャーナル誌第
お巻９月号（１９６４）に代表的に示されているもので
よい。第３図により詳細に示された交換ネットワーク２
０５はＡ，Ｂ，ＣおよびＤて示される４段から成り、各
々の段は６４個の４×４スイッチから成つている。

各段の６４個の４×４スイッチには上から下にＯ〜６３
まての番号が付けられている（第３図）。各々の４×４
スイッチは４個のサイリスタを各々が含む列が４列て構
成されており、全部てスイッチ当り１帽の叉点があるこ
とになる。４×４のスイッチの内で４個の選択されたの
を第４図に示してある。さらに第３図は第４図の叉点の
各々で使用されるサイリスタとダイオードの組合せを詳
しく示している。ネットワーク段は当業者には周知の方
法で相互接続され、２５６×２５６のスイッチを形成す
る。入力端子と出力端子を接続するために４段の各々に
おける選定された４×４のスイッチクロスポイントが利
用される。以下の説明の中で、４×４のスイッチは文字
と・数字の組合せで例えばＢ３のように示されるが、こ
こでは文字は交換段を示し、数字はその段の中の特定の
４×４スイツを示す。一例として、段Ｃの最も下のスイ
ッチはＣ６３と呼ばれる。２５睡のネットワーク入力端
子の各々は、マー力電圧源（第１図の１０１）と同じも
のであるマーカ電圧源に固有に接続されており、２５帽
のネットワーク出力端子の各々は、第１図の保持電流源
１０２と同様の保持電流源に固有に接続されている。

ゲート電流はサイリスタの列ごとに、そこを通る通信路
を設定するためにネットワークに与えられる。与えられ
た段のサイリスタが起動すると、ゲート電流が選択され
た段の６４個のスイッチのすべての内の選択されたサイ
リスタとして同一の列のすべてのサイリスタに対し共通
の電源から与えられる。従つて、各々のゲート電流源３
０１一３０４は四つの電流源を含み、各々の電流源は２
５６（６４×４）個のサイリスタの列に関連しているこ
とになる。段Ａに与えられたゲート電流は、それに接続
されたマーク電圧源によつて低電圧を与えられている行
に接続されたサイリスタだけを通つて流れる。段Ａ以外
のサイリスタの場合には、ゲート電流は、その前の段の
サイリスタでゲートに電流が流れている行に接続された
ものにだけ流れる。一般的に述べて、通信路を設定する
には２５６個のネットワーク入力端子のひとつに低マー
キング電圧を与え、さらに選択されたサイリスタ列に順
次に時間的に重なり合うようにしてゲート電流を与え、
選択された段Ｄの出力に接続されたサイリスタに保持電
流を与える。

例えば、第３図では入力Ｘと出力Ｙのの間の経路が太い
実線のように示されている。入力Ｘは段ＡＯの端子２に
接続され、出力ＹはスイッチＤ６２の出力端子２に接続
されている。入力端子Ｘと出力端子Ｙを接続するのに使
用される４×４のスイッチとクロスポイントは第４図に
詳しく示されている。中央制御２０３は前述のように各
々のネットワーク経路を完成するのに必要な情報を計算
する。この例では、経路を決定する１陣の２進ディジッ
トとＣと呼ふ追加のディジットが発生され。ディジット
Ｃは経路を設定するのか復旧するのかを示す。これらの
１７ディジットは中央電流２０３から第４図の畜積レジ
スタ４０１に送信される。本実施例にはゲート信号発生
器４０２が含まれており、これは中央制御２０３からの
始動信号を導体４０３を通して受け、通路の設定、復旧
を制御する一連のゲート信号ＧＯ−Ｇ４を発生する。ゲ
ート信号発生器４０２は第５図に詳細に示されており、
その出力を示す表が第５Ａ図に示されている。

タイミング信号発生器５０１はち−Ｔ５で示す６個の均
等間隔のタイミング信号を、中央制御２０３からの始動
信号に応動して発生する。ここに示した例ではタイミン
グ信号発生器５０１は６個の均等間隔のタップを持つた
遅延線路で構成されている。中央制御２０３からの始動
信号は論理″ｒ′パルスであり、このパルスが遅延線を
通つてゆく間に６個の均等間隔のタイミングパルスが発
生され、０Ｒゲート５０２て組合わされて一連のタイミ
ングパルスとなる。これらのタイミングパルスは３個の
直列接続されたＤフリップ−フロップ５０３，５０４お
よび５０５のクロック入力ＣＫに与えられる。中央制御
２０３からの始動パルスはタイミングパルスＴ。−！の
発生以前にフリップ−フロップ５０３−５０５の各々を
リセットすることに注意されたい。フリップ−フロップ
５０３−５０５のＱ出力の上述したタイミング信号に応
動した変化は第５Ａ図に示されている。フリップ−フロ
ップ５０３−５０５のＱおよびＯ出力は４個のＡＮＤゲ
ート５０６−５０９で組合わされて第５Ａ図のゲート信
号ＧＯ−Ｇ３を発生する。さらに、すべてのＡＮＤゲー
ト５０６−５０９の出力ＧＯ−Ｇ３はＮＯＲゲート５１
０の入力に与えられて第５Ａ図の追加のゲート信号Ｇ４
を生ずる。第７図のゲート信号ＧＯ−Ｇ４は順次に時間
的に重なり合つて、以下に示すような方法で交換ネット
ワークのサイリスタのゲート電流の順次に重なり合つた
印加を制御する。第４図は入力Ｘから出力Ｙへの接続の
例に使用される４個の４×４スイッチとこの経路を設定
するのに使用されるネットワーク制御器２０４の部分を
示している。

中央制御２０３によつて畜積レジスタ４０１に与えられ
た各制御ワードの１７ディジットは複数個の復号器に選
択的に与えられる。マーカデコーダ４０４は畜積レジス
タ４０１の内容の内のビット０−７を受信して８ビット
の入力によつて規定される２５６本の出力導体の内のひ
とつに論理゜“１゛を与える。こうして選択された出力
導体はマーカ電圧源１０１に固有に関連しており、これ
は次にサイリスタ１０３を含む入力サイリスタ行に関連
している。ビット８，９、１０，１１１１２，１３およ
び１４，１５はネットワーク段復号器４０５，４０６，
４０７，４０８のそれぞれに与えられる。復号器４０５
−４０８の各々はこうして与えられたディジット対の各
々に応動して、４本の導体中のディジット対によつて規
定される１本の出力導体に論理“゜１゛を与える。ネッ
トワーク段の復号器４０５−４０８の各出力導体は２５
６個のサイリスタから成る１列に固有に対応している。
蓄積レジスタ４０１のビット８−１５はまた保持電流復
号器に与えられ、これはこのビットに応動してビット８
−１５で規定される２５６の出力導体のひとつに論理゜
“１゛を与える。復号器４０９の各々の出力導体はひと
つの保持電流源に固有に接続されている。本実施例にお
いては、復号器４０５，４０６，４０７，４０８および
４０９はそれぞれのマーカ電圧源１０１、サイリスタ１
０３、サイリスタ１０４、サイリスタ１０５、サイリス
タ１０６それに保持電流源１０２のそれぞれに接続され
た出力導体に論理“゜１゛を与える。

さらにレジスタ４０１のビットＣが論理゜“１゛である
と、ネットワークの経路が設定されるべきものであるこ
とを示す。時刻ｔ１において、ゲート信号ＧＯは論理゜
゜１゛（第５Ａ図、第７図）となり、これはマーカ・デ
コーダ４０４の出力とビットＣとを組合わされてＡＮＤ
ゲート４１０を通してフリップ−フロップ４１１をセッ
トする。ＡＮＤゲート４１０とフリップ−フロップ４１
１の等価なものが、復号器４０４の各出力、従つて各マ
ーカ電圧源に接続されていることに注目されたい。しか
しながら、それに接続されたフリップ−フロップをセッ
トするには復号器４０４の選択された出力に関連したＡ
ＮＤゲート４１０だけが付勢されるから、フリップ−フ
ロップ４１１だけがセットされると、フリップ−フロッ
プ４１１がセットされると、これはマーカ電圧源１０１
に論理“゜０゛の制御信号を与え、マーカ電圧源はこれ
に応動して、サイリスタ１０３を含む入力サイリスタ行
に低電圧を与える。第７図の信号ＧＯはまたレジスタ４
０１のビットＣおよび復号器４０５の選択された出力と
ＡＮＤゲート４１２で組合わされる。

ＡＮＤゲート４１２の論理“゜１゛出力は、これらの入
力に応動して、ゲート電流源１１１を付勢して、サイリ
スタ１０３を含むサイリスタの列にゲート電流１Ｇ−１
０３を与える。ゲート電流１Ｇ−１０３はサイリスタ１
０３のカソードを流れて、マーカ電圧源１０１に到る。
時刻ｔ１において第７図のゲート信号Ｇ１は復号器４０
６の出力導体のＡＤゲートに与えられる。段Ａについて
述べたように、復号器４０６の選択された出力だけに論
理゜゜１゛が与えられているから、ＡＮＤゲート４１３
だけが付勢される。，ＡＮＤゲート４１３はゲート電流
源１１２を付勢してサイリスタ１０４を含むサイリスタ
の列にゲート電流１Ｇ−１０４を与える。ゲート電流１
Ｇ−１０４はサイリスタ１０３の主導通路を通してマー
カ電圧源１０に流れる。時刻しにおいて、ゲート信号Ｇ
２、ビットＣおよび復号器４０７の出力によつてＡＮＤ
ゲート４１４を通して電流源１１３が付勢されて、ゲー
ト電流１Ｇ−１０５をサイリスタ１０５を含む段Ｃのサ
イリスタ列に与える。

このゲート電流はサイリスタ１０４および１０３の主導
通路を経由してマーカ電圧源１０１に与えられる。さら
に時刻Ｔ２おいて、第７図のゲート信号号ＧＯが論理“
０゛になる。これによつてゲート電流源１１１による電
流の発生を終了する。サイリスタ１０３に対するゲート
電流を終了しても、サイリスタ１０４および１０５に与
えられているゲート電流がサイリスタ１０３をオン状態
に保つから、この部分通信路には何の影響も与えること
はない。さらにこの論理゛０゛信号ＧＯはＡＮＤゲート
４１０の出力を禁止する。ＡＮＤゲート４１０に関連し
たフリップ−フロップ４１１はしかしながら、ゲート信
号がそのフリップ−フロップのリセット端子に後”に与
えられるまで、セット状態に留る。上述したように、時
亥！１ｔ３に付勢されたゲート１１４はゲート信号Ｇ３
に部分的に応動して、ゲート電流１Ｇ−１０６をサイリ
スタ１０６に与える。

ゲート電流１Ｇ−１０６はサイリスタ１０５，１０４お
よび１０３の主導通路を経由してマーカ電圧源１０１に
流れる。また時亥！１ｔ３おいてゲート信号Ｇ１は論理
“゜０゛となり、ゲート電流ＩＧ−１０４を終了する。
ゲート信号Ｇ３はまたＮ１ゲート４１６に与えられ、そ
の出力は．ＡＮＤ瀝ゲート４１７および４１８の入力と
なつている。ＡＮＤゲート４１７および４１８の出力信
号はそれぞれフリップ−フロップ４１９のセットおよび
リセット入力に与えられる。フリップ−フロップ４１９
の信号出力は保持電流源１０２の動作を制御する。２５
６個の保持電流発生器の各々はフリップ−フロップ４１
９の他Ｎ巾ゲート４１６，４１７および４１８等価なも
のに固有に接続されている。

前述のようにＡＮＤゲート４１６は保持電流復号器４０
９から論理“゜１゛を受信する。従つてゲート信号Ｇ３
が論理６′Ｆ゛となつたとき、ＡＮＤゲート４１６が付
勢さてＡＮＤゲート４１７および４１８の入力に論理゜
“１゛を与える。ＡＮＤゲート４１６の論理“１゛出力
と論理“１゛のビットとに応動して、Ｎ１ゲート４１７
が付勢されて、フリップ−フロップ４１９をセットする
。フリップ−フロップ４１９がセットされると保持電流
源１０２に論理゜“１゛の制御信号を与え、これに応じ
て電流源１０２はサイリスタ１０６，１０５，１０４お
よび１０３の主導通路を通してマーカ電圧源１０１に対
して保持電流を送る。ゲート電流１Ｇ−１０５およびＩ
Ｇ−１０６は、ゲート信号Ｇ２およびＧ３がそれぞれ論
理゛゜０゛（第７図）に戻つたときに終了する。論理４
６０゛２のゲート信号Ｇ３は、フリップ−フロップ１１
９が後述する通信路復旧シーケンスに従つてリセットさ
れるまで、セット状態に留まるから、保持電流源１０２
からの保持電流を終了することはない。時刻ちにおいて
、ゲート信号Ｇ４が論理゜゜１゛となつてフリップ−フ
ロップ４１１をリセットし、この動作によつてマーカ電
圧源１０１は低いマーク電圧から、ラインを空き状態と
する高電圧に変化する。

ネットワークの入力端子の電圧を上げても、保持電流源
１０２によつて与えられる電流は保持電流のレベル以下
には下がらないので、サイリスタ１０３，１０４，１０
５および１０６を通つて設定された経路は保持電流源１
０２が保持電流の送出を停止するまでそのままである。
中央制御２０３が設定された経路を除去するには、ネッ
トワーク制御器２０４に対して、そのビット８〜１５が
その通路のネットワーク出力端子と論理゜“０゛である
制御信号Ｃと始動信号とを含む制御ワードを与える。前
述のようにゲート信号発生器４０２は始動信号に応動し
てゲート信号ＧＯ−Ｇ４（第５Ａ図、第７図）を発生す
る。論理゛０゛の制御信号Ｃはネットワークの入力端子
に対するマーク電圧の印加を禁止し、ゲート信号ＧＯ−
Ｇ３に応動してのネットワークのゲート端子への信号の
印加を止する。しかしながらゲート信号Ｇ３は保持電流
源１０２による保持電流の除去を制御する。保持電流復
号器４０９はレジスタ４０１に送れた制御ワードのディ
ジット８−１５に応動してＮ巾ゲート４１６に対して論
理“１゛を与える。Ｇ３が論理“６ｒ゛になつたとき、
フリップ−フロップ４１９は制御信号Ｃの論理゜“Ｏ゛
によつて部分的に制御されるＡＮＤゲート４１８の出力
によつてリセットされる。保持電流源１０２はフリップ
−フロップ４１９のリセットに応動してサイリスタ１０
６に対する保持電流の印加を終了する。この保持電流が
終了したとき、サイリスタ１０３−１０６は保持電流の
ない状態となつて、オフ状態に戻る。上述の説明はサイ
リスタのカソード・ゲートを利用した経路設定装置に関
するものである。

サイリスタのアノード・ゲートを利用した本発明の経路
設定装置に関して第９図に示してあり、以下に説明する
。この図では第１図との対応を明らかにするために、番
号の１０の桁と１桁は第１図の対応する装置と同じにし
てある。はじめにマーカ電圧源９０１がサイリスタ９０
３のアノードに与えられる電圧を上昇し、ゲート電流１
Ｇ−９０３はマーカ電圧源９０１からゲート電流源に与
えられることになる。ゲート電流１Ｇ−９０３の設定の
後で、ゲート電流源９１２によつてマーカ電圧源９０１
からサイリスタ９０３の主導通路を通り、サイリスタ９
０４のアノードに到るゲート電流が設定される。前述し
たようにゲート電流源９１３および９１４は順次に時間
的に重なり合つて動作される。ゲート電流１Ｇ−９０６
の設定の後で保持電流源９０２が起動されて、保持電流
がマーカ電圧源９０１から保持電流源９０２にサイリス
タ９０３−９０６の主導通路を通して流れる。本発明を
要約すれは次の通じである。

（１）各々のサイリスタが第１および第２の電極と該第
１の電極とゲート電極の間の制御通路を含む、最初と最
後のサイリスタを含む複数個のサイリスタと、最後のサ
イリスタを除いて各サイリスタの第２の電極を次のサイ
リスタの第１の電極に接続することによつて、該サイリ
スタの主導通路を直列に接続する手段と、該第１のサイ
リスタの該第１の電極に対してマーキング電圧を与える
マーキング手段と、該最初のサイリスタから該最後のサ
イリスタに向かつて順次に時間的に重なり合つて該サイ
リスタの各々の制御路に該サイリスタの保持電流に等し
いかそれより大きい制御電流を発生するよう該ゲート電
極に接続された制御電流発生手段と、該最後のサイリス
タに接続されて該サイリスタの主導通路に該サイリスタ
の保持電流に等しいかこれより大きい電流を発生する保
持手段と、を含む組合せである。

（２）前記第１項に記載の組合せにおいて該保持手段は
該制御電流のひとつが該最後のサイリスタに与えられる
のと本質的に同一の時刻に該サイリスタの主導通路に該
保持電流を生ずる手段を含み、該制御電流発生手段は該
保持手段が該保持電流を与えてから所定の時間ですべて
の制御電流を禁止する手段を含む。

（３）前記第１項に記載の組合せにおいて、該保持手段
は該制御電流のひとつが該最後のサイリスタに与えられ
るのと同時に該サイリスタの主導通路に該保持電流を生
する手段を含み、該制御電流発生器は、該最後のサイリ
スタを−除いて次のサイリスタに制御電流を与えて後所
定の時間の間与えられたサイリスタで発生した制御電流
を禁止し、また該保持手段が該主導通路における該保持
電流を生じて後所定の時間の間該最後のサイリスタにお
ける制御電流を禁止する手段を含む。

（４）第１と第２の主導通電極とゲート電極とを持ち、
最後のサイリスタを除いて各サイリスタの第２の主導通
電極が次のサイリスタの第１の主導通電極に接続されて
いるような直列接続された最初から最後までの複数個の
サイリスタて通信路を設定する方法において該方法はＡ
該最初のサイリスタの第１の主導通電極にマーキング電
圧を与え、Ｂ最初のサイリスタから最後のサイリスタに
向つて順次に時間的に重なり合うようにして各サイリス
タに各サイリスタの保持電流に等しいかこれより大きい
電流を発生し、Ｃ該最後のサイリスタの第２の主導通電
極に保持電流を発生する。

】）第１と第２の主導通電極とゲート電極とを持ち、最
後のサイリスタを除いて各サイリスタの第２の主導通電
極や次のサイリスタの第１の主導通電極に接続されてい
るような直列接続された最初から最後までの複数個のサ
イリスタて通信路を設定する方法において、該方法は、
Ａ該最初のサイリスタの第１の主導通電極にマーキング
電圧を与え、Ｂ最初のサイリスタから最後のサイリスタ
に向つて順次に時間的に重なり合うようにして各サイリ
スタの保持電流に等しいかこれより大きい電流を発生し
、Ｃ最後のサイリスタを除いて次のサイリスタにゲート
電流を生じて後所定の時間の間に生じたゲート電流を禁
止し、Ｄ該最後のサイリスタの主導通電極に保持電流を
発生し、Ｅその第２の主導通電極に保持電流を生じてか
ら所定時間の間該最後のサイリスタに生じたゲート電流
を禁止する。

段階から成つている。

３）最後のサイリスタを除いて各サイリスタのアノード
が次のサイリスタのカソードに接続されているような、
最初から最後までのサイリスタを含む複数個のサイリス
タと、該第１のサイリスタのカソードに低電圧を与える
マーキング手段と、該サイリスタの保持電流に等しいか
これより大きいゲート電流を該最初から最後までのサイ
リスタに順次に時間的に重なり合うようにして与えるゲ
ート電流発生器と、該最後のサイリスタのアノードに該
サイリスタの保持電流より大きいか、これに等しい電流
を与える保持手段と、を含む組合せである。

ハ 前記第６項に記載の組合せにおいて、該保持手段は
該最後のサイリスタに該ゲート電流が与えられるのと本
質的に同時に該最後のサイリスタのアノードに該保持電
流を与える手段を含み、該ゲート電流発生器は該保持手
段が該保持電流を与えた後所定の期間すべてのゲート電
流を禁止する手段を含む。

（８） 前記第６項に記載の組合せにいて、該保持手段
は該最後のサイリスタに該ゲート電流が与えられるのと
本質的に同時に該最後のサイリスタのアノードに該保持
電流を与える手段を含み、該ゲート電流発生器は、該最
後のサイリスタを除いて、与えられたサイリスタに対す
るゲート電流を次のサイリスタに対するゲート電流の印
加の後所定の期間だけ禁止し、該最後のサイリスタに対
してはそのアノードに保持電流が与えられてから所定の
期間だけそのゲートにゲート電流を与えるのを禁止する
手段を含む。

（９）最初と最後のサイリスタを含み、最後のサイリス
タを除いて各サイリスタのアノードが次のサイリスタの
カソードに接続されるようにして直列に接続された複数
個のサイリスタを含む通信路を設定する方法において、
該方法はＡ該最初のサイリスタのカソードに低電圧を与
えＢ該最初のサイリスタから該最後のサイリスタに向け
て順次に時間的に重なり合うように５して該サイリスタ
の保持電流に等しいかあるいはこれより大きいゲート電
流を与え、Ｃ該最後のサイリスタのアノードに保持電流
を与える段階から成る。

（１０）最初と最後のサイリスタを含み、最後のサイリ
スタを除いて各サイリスタのアノードが次のサイリスタ
のカソードに接続されるようにして直列に接続された複
数個のサイリスタを含む通信路を設定する方法において
、該方法はＡ該最初のサイリスタのカソードに低電圧を
与え、Ｂ該最初のサイリスタから該最後のサイリスタに
向けて順次に時間的に重なり合うようにして該サイリス
タの保持電流に等しいかあるｊいはこれよに大きいゲー
ト電流を与え、Ｃ該最後のサイリスタを除いて、次のサ
イリスタにゲート電流が印加されてから所定の期間その
サイリスタに与えられるゲート電流を禁止し、Ｄ該最後
のサイリスタのアノードに保持電流を与え、Ｅそのアノ
ードに対する保持電流の印加の後所定の時間の間該最後
のサイリスタに与えられるゲート電流を禁止する段階か
ら成る。

旧）各サイリスタのアノードが最後のサイリスタを除い
て次のサイリスタのカソードに接続されたような最初と
最後のサイリスタを含む複数個のサイリスタと、時間間
隔を規定する複数個のタイミング信号を発生するタイミ
ング手段と、該タイミング信号の内の最初のものに応動
して該最初のサイリスタのカソードに低電圧を印加する
マーキング手段と、該タイミング信号に応動して該サイ
リスタの保持電流に等しいかこれより大きいゲート電流
を該最初から最後のサイリスタに向けてそのゲートに順
次に印加するゲート電流発生器と、該最後のサイリスタ
を除いて次のサイリスタのゲートに該保持電流に等しい
かそれより大きい保持電流が与えられた後所定の時間だ
けそのサイリスタに与えられるゲート電流を該タイミン
グ信号に応動して禁止する手段と、該タイミング信号に
応動して該最後のサイリスタのアノードに該保持電流に
等しいかこれより大きい電流を与える保持手段と、該タ
イミング信号に応動してそのアノードに対して保持電流
が印加されてから所定の時間の間該最後のサイリスタに
与えられるゲート電流を禁止する手段と、を含む組合せ
である。

１２）各交換段がｎ個の入力端子とｍ個の出力端子と各
々のカソードが該入力端子のひとつに、そのアノードが
該出力端子のひとつに接続されたＮｘｍ個のサイリスタ
とを含む複数個の交換段と、該最後の段を除い各交換段
の出力端子が次の交換段の入力端子に接続されるように
該交換段を直列に接続する相互接続手段と、各々が該第
１の交換段の該入力端子のひとつに固有に接続されてい
て、それに関連した入力端子に低電圧を選択的に割当て
るｎ個のマーキング電圧源と、該交換段の各々の選択さ
れたサイリスタに対してゲート電流を与えるよう順次に
時間的に重なり合つて動作する手段と、そのサイリスタ
のアノードからカソードに該保持電流に等しいかこれよ
り大きい電流が流れるようになつた後与えられたサイリ
スタのゲートに与えられるゲート電流を禁止する手段と
、各々が該最後の交換段の該出力端子に固有に接続され
ておりそれに関連した出力端子に選択的に保持電流を与
える担個の保持電流との組合せである。

（１３）最後のサイリスタを除いて各サイリスタの各々
のカソードが次のサイリスタに接続されるようになつた
最初と最後のサイリスタを含む複数個のサイリスタと、
該最初のサイリスタのアノードに増大した電圧を与える
マーキング手段と、該最初のサイリスタから該最後のサ
イリスタに向けて順次に時間的に重なり合うようにして
、該サイリスタの各々のゲートから該サイリスタの保持
電流に等しいかこれより大きいゲート電流をとり出すゲ
ート電流発生器と、該最後のサイリスタのカソードから
該サイリスタの保持電流に等しいかこれより大きい電流
をとり出す保持手段と、を含む組合せてある。

（１４）前記第１３項に記載の組合せにおいて、該保持
手段は該最後のサイリスタから該ゲート電流がとり出さ
れるのと本質的に同時に該最後のサイリスタのカソード
から該保持電流をとり出す手段を含み、該ゲート電流発
生器は該保持手段が該保持電流を生じてから所定の時間
の間すべてのゲート電流を禁止する手段を含む。

（１５）前記第１３項の記載の組合せにおいて、該保持
手段は該最後のサイリスタから該ゲート電流がとり出さ
れるのと本質的に同時に該最後のサイリスタのカソード
から該保持電流をとり出す手段を含み。

該ゲート電流発生器は、最後のサイリスタを除いて次の
サイリスタにゲート電流が与えられてから所定の時間の
間与えられたサイリスタからのゲート電流を禁止し、該
保持手段が該最後のサイリスタのカソードから保持電流
をとり出してから所定の時間の間該最後のサイリスタの
ゲート電流を禁止する手段を含む。

【図面の簡単な説明】

第１図はカソードを用いる場合の本発明の一実施例たる
サイリスタ通信路の図、第２図は交換システムのブロッ
ク図、第３図はサイリスタ交換ネットワークの相互接続
を示す図、第４図は制御装置の選定されたネットワーク
部分の詳細図、第５図は第４図で使用されるゲート信号
発生器の図、第５Ａ図は第５図のゲート信号発生器の出
力状態を示ず図、第６図および第７図は本発明の理解に
有用なタイミング図、第８図は第４図で利用される叉点
素子の図、第９図はアノードを利用する場合の本発明を
実現するサイリスタ通信路の図である。 〔主要部分の符号の説明〕 請求範囲中の用語 符号 発明の詳細な説明中の用語サイリスタ １０３−１０
６サイリスタ最初のサイリスタ１０３サイリスタ 最後のサイリスタ１０６サイリスタ マーキング手段１０１マーカ電圧源

Claims (1)

1. 【特許請求の範囲】 １ サイリスタの各々が第１および第２電極の間の主導
   通路と前記第１の電極とゲート電極の間の制御路とを含
   む最初のサイリスタと最後のサイリスタとを含む複数個
   のサイリスタと、最後のサイリスタを除いて次のサイリ
   スタの第１の電極に各サイリスタの第２の電極を接続す
   ることによつて前記サイリスタの主導通路を直列に接続
   する接続手段と、前記最初のサイリスタの第１の電極に
   マーキング電圧を与えるマーキング手段と、前記サイリ
   スタをスイッチオンするための前記サイリスタの各々の
   制御路に前記サイリスタの保持電流に等しいか、これよ
   り大きい制御電流を、前記最初のサイリスタから最後の
   サイリスタに順次に時間的に重なり合うようにして発生
   するための前記ゲート電極に接続された制御電流発生手
   段と、前記最後のサイリスタに接続され、前記制御電流
   が存在しない場合でも前記サイリスタのスイッチオンを
   維持するため、前記サイリスタ主導通路に前記サイリス
   タの保持電流に等しいかこれより大きい電流を発生する
   ための保持手段とを含むことを特徴とするサイリスタス
   イッチ回路。 ２ 特許請求の範囲第１項に記載のサイリスタスイッチ
   回路について、前記保持手段は前記制御電流のひとつが
   前記最後のサイリスタに与えられたのと本質的に同時に
   前記サイリスタの主導通路に前記保持電流を与える手段
   を含み、前記制御電流発生手段は前記保持手段が前記保
   持電流を与えてから所定の時間の間すべての制御電流を
   禁止する信号発生手段を含むことを特徴とするサイリス
   タスイッチ回路。