JPS60500114A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 半導体集積回路 技術分野 本発明は半導体集積回路（、ｒｃ）に、特にＣＭＯＳ（相補金属酸化物半導体） マイクロプロセッサの如き論理回路に関する。

発明の背景 ＣＭＯＳマイクロプロセッサは複数個のＣＭＯ８ｔ−ランジスタを含むダイナミ ックおよびスタティック論理回路よシ成る。各トランジスタは写真蝕刻技法によ 多形成され、電界効果トランジスタ（ＦＥＴ）を構成する複数個の半導体物質層 よシ成る。ＦＥＴは周□知の）Ｘ〜ポリシリコンおよび金属パターンによって相 互接続されている。

このようなＦ　Ｅ　’Ｔは゛閾値を有しており、電気的雑音が存在するとポリシ リコンおよび金属線上の電圧が生じ、該電圧が閾値を越してＦ’ＥＴの望ましく ないスイッチングが生じる場合がある。例えば、マイクロプロセッサ中のＦＥＴ が関連する地気バスおよび電力バスを有するデコーダならびにＲＯＭ　（読み出 し専用メモリ）を所有するプログラマブル・ロジック・アレイＣＰＬＡ）を構成 することが考えられる。このＦＥＴ中の蓄積された電荷は地気バスおよび電力バ スと関連する類似のＦＥＴが応動する電圧閾値を越すことにより該関連するＦＥ Ｔをディスチャージさせるような電圧を発生させることがしばしばある。このよ うな望ましくないスイッチングの結果、動作マージンは減少し、チップの歩留り は減少する。

本発明はＰＬＡ中のＦＥＴのディスチャ−ジ電流がＰＬＡ構体それ自身の内部に おいてのみ循環するようにす、ることか出来、電力バスまたは地気バスと関連す るＦＥＴには影響を与える必要がないようにＰＬＡを構成し得るという認識に基 づいている。このようにして、雑音によシ誘起された電圧はＰＬＡのバスに接続 されたＦＥＴの望１しくないスイッチングを生じさせるような電圧変動は生じさ せない。

本発明の一実施例では、地気スイッチ（ＦＥＴ）がＰＬＡのデコーダ部分の複数 本のワード線の各々に対して設けられており、スイッチのソース電極はデコーダ 部分の共通地気に接続されている。この構成はデコーダ部分のすべてのワード線 に対して単一の地気スイッチを使用している典型的な従来技術に従う構成とは異 っている。

本発明の構成は雑音電流を有害な雑音によって誘起された電圧変動を生じさせる ことなく内部ループで再循環させるのに対し、従来の構成は地気バスおよび電力 バスに電荷蓄積を生じさせ、それによって前述の如くマージンおよび歩留シが減 少することになる。

第１図はブロックとして示す典型的なマイクロプロセッサ０ＰＬＡを含むＩＣチ ップを示す図、第２および３図は夫々従来技術および本発明に従う第１図のＰＬ Ａの１部分の様式図、 第４図は第３図の装置の一部分の断面図、第５図は第２図０ＰＬＡデコーダの１ 部分の等価回路、第６図は本発明に従って構成された第３図０ＰＬＡの１部分の 等価回路、 第７図は第５および６図に示すＰＬＡの一部分の電圧対時間の関係をプロットし た図、 第８および９図は夫々第２および３図の一部分の様式的回路図である。

詳細な説明 第１図はＰＬＡｌ　１を含む集積回路チップ１０を示す図である。周知の型のＰ ＬＡは第１および第２のロジック・アレイ１３および１４を含んでいる。ここで これらの７レイを１ＡＮＤ“（またはデコーダ）アレイおよび（Ｓ　（）　Ｒ／ ／　（またはＲＯＭ）アレイと夫々呼ぶことにする。

ここでＲＯＭとは読み出し専用メモリのことである。入力ラッチはブロック１６ および１７によって示すようにＡＮＤアレイの両側に配置されておシ、通常のプ リチャージ回路および地気スイッチはブロック１９および２０によって表わされ ている。

ＯＲアレイはブロック２２および２３によって表わされているようにその両側に 出力ラッチを有している。出力ドライバはブロック２５および２６により表わさ れている。インストラクション・レジスタからアレイ１３への入力にインストラ クションを加え、ＯＲアレイ１４からの出力をインストラクションＢＵＳ構体ま たは他のＰＬＡに加えるＰＬＡに共通のランダム・ロジック回路はブロック２γ および２８によシ表わされている。

第２図ｉｊ：ＡＮＤおよびＯＲアレイ１３および１４と、入力および出力ランチ １６およびＪＴおよび２５および２６の代表的回路素子を含む第１図０ＰＬＡの 従来技術に従う内部回路装置を示している。入力ラッチ１６および１７は夫々フ リップ・フロップ３０．３１および３２、続されている。垂直導線Ｗ１、Ｗ２、 Ｗ３、Ｗ、およびＷ、は図示の如（ＯＲアレイ１４中に向って延びている。

ＰＬＡは一般に２つの部分から成っている。第１の部分はデコーダであって、該 デコーダの出力はＲＯＭの後続出力を制御する。デコーダの出力は”　Ｗ　ｉ　 “と名付けられた垂直線上に現れる。これによシデコーダの出力がＲＯＭセクシ ョン中に加えられ、ＲＯＭセクション中ノワード線を構成している事実が表わさ れる。

デコーダの動作はすべてのワード線をプリチャージし、デコーダ中のケート・ト ランジスタのパターンおよびデコーダへの入カバターンに従ってワード線を選択 的にディスチャージすることによシ開始される。ゲート・トランジスタはゲート およびソース電極が夫々接続されている入力線Ｉｉおよびワード線ｗ１によって 命名される。

例えばゲート・トランジスタＩ、Ｗ、は導線■１とＷ。

の間に位置している。各ワード線は関連するｐチャネル電界効果トランジスタ（ ＰＦＥＴ　）ＴＶ、　Ｘ’ｒｗ２、ＴＶ３、ＴＶ４およびＴＷ、によって電圧源 Ｖｌ）Ｉ）に接続されている。２本の付加的垂直線４０および４１が示されてい る。これら２本の線はｎチャネル電界効果トランジスタＴ４０によって電圧源Ｖ ＳＳ　に接続されている。

（ｐチャネル）トランジスタＴＷ、　、・・・、ＴＶ５および（ｎチャネル）ト ランジスタＴ４０のゲート電極は（負の方向に向う）φ１クロック・パルス源に 接続されている。付加的垂直導線４４ばＰＦＥＴＴ４４を介して電圧源ＶＤＤ　 に接続されている。

動作状態にあっては、φ１クロック・パルスが加えられ、ワード線はＶＤＤ　に プリチャージされる。ラッチ３０．３１．３２および３３は例えば蚕、ＱＸηお よびＱ出力に夫々電圧レベルを提供する。その結果、導線４０．４４および４１ ばＶＤＤ　にチャージされる。ｖ１クロック・パルスが終了すると、トランジス タＴＷ、、Ｔ　Ｗ　２　、Ｔ　Ｗ　３　、Ｔ　Ｗ　４およびＴＷ、はオフとなり 、トランジスタＴ４０はオンとなる。導線４０および４１はこのとき”Ｊｓｓ　 （地気電位）に放電される。ワード線Ｗ、は（Ｖｓｓ　に）チャージされた状態 に留ま°す、ＲＯＭに対する入力を提供する。

ＲＯＭはデコーダと極めて類似した構成を有しておシ、デコーダの場合にはＩｉ および工１人力線が入力を提供するが、この場合にはデコーダ・ワード線が入力 を提供する。ワード線は水平ビット線Ｂ１、Ｂ２、Ｂ３、Ｂ４およびＢ、と交差 している。ビット線は関連するラッチ５０．５１．５２．５３および５４に・対 するデータ入力に夫々接続されている。

ＲＯＭアレイは（ｎチャネル）ゲート・トランジスタのパターンを含んでおシ、 該トランジスタのゲート電極にはワード線が接続されている。ソースおよびドレ イン電極はビット線、付加的な水平線６０、およびｎチャネル・トランジスタ７ ０のドレイン電極に接続されており、電気的に相互接続されている。トランジス タ７ｏのゲート電極はクロック・パルス源７２に接続されておシ、ソース電極は 電圧源ＶＳＳ　に接続されている。

ＲＯＭはデコーダの動作と類似の動作によって選択されたビット線に出力を提供 する。詳細に述べると、’Ａ２クロック・パルスはｐチャネルＦＥＴ８０，８１ ．８２．８３および８４の各々のゲート電極に加えられる。これに応じてすべて のビット線Ｂ、−Ｂ５は電圧ＶＩＩＤ　にチャージされる。φ２クロック・パル スの終了時点において、トランジスタ８０〜８４はオフとなり（ｎチャネル）ト ランジスタγ０はオンとなる。その結果、導線６ｏはｖＳＳ　にディスチャージ する。ワード線ｗｌは尚チャージされているのでトランジスタ９ｏおよび９１は 尚活性状態にあシ、その結果ピント線Ｂ１およびＢ、は電圧ｖＳＳ　にディスチ ャージされ、φ３クロック・パルスの期間中データ入力をフリップ・フロップ５ ｏおよび５４に加える。φ、パルスが生起するときワード線Ｗ２、Ｗ３、Ｗ４お よびＷ、がディスチャージされるのでφ。

パルス期間中Ｏ入力がフリップ・フロップ５’ｌ、５２および５３に加えられる 。

第２図の従来技術の装置にあっては、トランジスタＴ４０およびトランジスタ７ ０はｎチャネル・トランジスタであり、デコーダおよびＲＯＭセクション１３お よび１４のすべてのｐチャネル・ゲート・トランジスタが形成されている共通の ｐ型電導性拡散領域の外側に位置している。

第３図は第２図に示すのと類似のＰＬＡを示すが、本発明に従い再配置されてい る。一つの重要な変更点はトランジスタＴ４０および７０が図示の如く共通拡散 領域内に配置されていることである。またＴ　４０　Ａ％　・・・および（７０ Ａ）等のトランジスタが第２図のトランジスタＴ４０および７０に加えて提供さ れておシ、これらトランジスタは図から分るように全く同じ仕方で動作する。

付加的なトランジスタは速度特性を改善するためだけの理由から付加された。

第３図、の装置はまた各々ｐチャネル基板に対するオーミック接続１０２．１０ ３．１０４．１０５、・・の組を有している線１００または１０１で表わされる ような付加的な金属の線形パターンを含んでいる。線１００および１０１はＰＬ ＡのデコーダおよびＲＯＭセクションの各々の中に存在することに注意されたい 。第４図はチップ１０の断面図を示すものであって、線１００または１０１は金 属のスルー接続１０３を介し、酸化層１１１を通して共通拡散領域１１０に、従 ってエピタキシャル・シリコン・フィルム１１２にオーミック接触している。

第３図のＰＬＡの動作は第２図のＰＬＡの動作と同一である。

第５図は第２図の装置のデコーダ（またはＲＯＭ）から出力が生じるφ３または φ４クロック・パルスの期間中のデコーダ（またはＲＯＭ）の代表的部分中にお けるトランジスタＭＮ２、ＭＮ３、Ｔ２Ｏおよび第２図の単一のトランジスタＴ ４４（これはＴＷＩ・・・ＴＶ５を表わす）と雑音電流に対する寄生容量ＣＩお よびＣ２に対する等価回路を示している。雑音電流は地気スイッチ（トランジス タ）Ｔ２Ｏを通って流れる。この雑音電流は地気および電源バスを通して関連す る論理回路に流れ、第５図の矢印１２０で示すように回路中の信号レベルを変化 させる。

同じ回路素子が第３図の装置に対する等価回路を示す第６図に示されている。（ この場合Ｔ４４は再びトランジスタＴＷＩ・・・ＴＶ５を表わす。）雑音電流は このとき線１００によシ提供されるローカル・ループ中を循環し、点線１３０お よび１３１で示すようにスルー接続により共通拡散領域に流れる。

第７図は雑音電圧と時間との関係をプロットしたものである。点線で示す曲線１ ４０は第２図の従来技術の装置の特性である抑圧を行なわない雑音を示している 。実線１４１は第３図の装置の雑音特性を示している。曲線１４０と１４１を比 べると第３５図の装置の雑音特性は大幅に改善されていることは明らかである。

改善された雑音特性はロジック・アレイ（第３図のデコーダ）全体に地気接続を 分配し、地気バス（ｖＳＳ　）に対する付加的スイッチ（Ｔ２ＯおよびＴ４０Ａ ）を提供し、それによって雑音電流の原点に狭い間隔で雑音電流に対する閉ルー プを提供し、電力バスおよび地気バスを含む雑音電流に対するループを除去する ことによシ達成される。改善された雑音特性を与える図示の例では共通拡散領域 構体を使用しているが、任意のＣＭＯ８構体、擬似ＮＭＯＮおよびドミノ・ロジ ック装置を使用してその中に閉ループ雑音路を提供することによシ類似の改善さ れた雑音特性を得ることが出来る。

第３図のデコーダ・セクションにはたった２本の地気接続（１００および１０１ ）が２つのスイッチＴ４０およびＴ４０Ａと共に示されている。スペースが有る ならば、地気接続はアレイの各々の垂直線に沿ってＴ２Ｏと類似の付加スイッチ と共に設けることが出来る。このような付加的な地気接続とスイッチの組は更に 局所化された電流ループを提供しそれによって更に改善された雑音特性を呈する 。もし垂直線の１０％に地気接続が設けられてお、９、Ｔ２Ｏに類似の幾つかの スイッチが設けられていると、第７図の曲線１４１に示す改善された特性が得ら れる。第８図と第９図を比較すると本発明の利点が理解される。第２図の従来技 術の回路では線５００（地気バス）のセグメント５０１．５０２．５０３・、・ ・に沿って発生された一連の電圧源が存在することになる。これらの電圧源は第 ８図では電圧ｖ１、Ｖ２、Ｖ３として示されている。第９図は電圧源Ｖ１、ｖ２ 、ｖ３・・・がローカル・ループで発生され、各ループは第３図に示すように配 置されたＭＮ２の如きスイッチと関連するキャパシタンスを含んでいる様子を示 している。その結果、第３図に示すように分布された地気接続を提供することに よシ、雑音によシ発生された電圧は地気バスあるいは電力バス上に現れず、従っ てこのような構成を有するロジック・アレイによって駆動される論理回路の動作 には影響を与えない。

ＦＩＧ、　５　ＦＩＧ　６ 日間ｆＮＡＮＯ５Ｅｃｌ

Claims (1)

【特許請求の範囲】
1. １．　叉点を規定する導線の第１（例えば１４）および第２（例えば１３）の線 形パターンと該叉点の内の選択されたもののところに配置されたゲートのパター ン（例えばｒ　１ｗ　１１Ｉ　Ｉ　Ｗ、、・・）を含む第１のロジック・アレイ と、前記第２のパターンの導線をチャージする手段（例えば８Ｏ−８４）とを含 む半導体集積回路において、前記ゲートば前記第１のパターンの選択された導線 上の信号に応動して前記第２のパターンの前記導線をディスチャージし、該半導 体集積回路は雑音電流を発生させるよう動作する前記選択されたゲートと関連す る寄生容量を有し、該半導体集積回路はバス手段と該バス手段を前記第２のパタ ーンの導線に周期的に接続する手段とを含み、 前記雑音電流に対する局所化された閉ループ路を前記バス手段中に電圧を発生さ せないように提供するべく前記半導体集積回路中に位置されている分布地気手段 （例えば１００．１０１．１０２、・・・・・・）によシ特徴づけられる半導体 集積回路。 ２、請求の範囲第１項記載の集積回路構体において、前記第２のパターンの複数 本の導線（例えば６０、Ｂｎ）の各々は別個の地気スイッチ（例えば７０Ａ）を 通して共通地気に接続されていることを特徴とする集積回路構体。 ３、　請求の範囲第２項記載の集積回路構体において、前記第１の層は半導体チ ップ中の共通拡散領域（例えば１１０）を含み、前記ゲートおよび前記地気スイ ッチは該共通拡散領域中に規定されていることを特徴とする集積回路構体。