JPS6050101B2

JPS6050101B2 - 固体撮像装置

Info

Publication number: JPS6050101B2
Application number: JP55101617A
Authority: JP
Inventors: 隆博山田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1980-07-23
Filing date: 1980-07-23
Publication date: 1985-11-06
Also published as: JPS5725777A

Description

【発明の詳細な説明】本発明は一次元、二次元等の光情報を電気信号に変換す
る固体撮像装置に関し、光る被写体を写した場合に画質
劣化の大きな原因となるプルーミング状態の発生を除去
する事を目的とする。

ブルーミングとは、受光部にある光電変換素子に蓄積し
得る最大電荷量を越えて発生する過剰電荷により、強い
光の当たる部分（又は光源）の周囲に広がるか、その部
分を中心に画面の縦方向に延ひる由い帯となつて現われ
るものてある。特に後者はＸＹ−アドレス方式の代表で
あるＭＯＳデバイス及ひＸ−Ｙアドレス方式の受光部と
電荷転送方式の水平転送部を呼ひ水転送を用いてハイブ
リッド構成とした撮像素子（Ｃｈａｒ朋Ｐｒｉｍｉｎｇ
Ｄｅｖｌｃｅ■ＣＰＤと略す）において顕著に現われる
ものである。そこて、ますＣＰＤの構成及ひ動作説明を
済ませてから、ブルーミング状態の発生条件を示し、続
いてＭＯＳテバイスで試みられたブルーミング状態除去
対策を含む従来の例を述べる。

前述した様にＣＰＤは、ＸＹアドレス方式、特にその代
表であるＭＯＳデバイスの受光部及び垂直走査回路と、
電荷転送方式、特にその代表であるＣＣＤデバイスの水
平ＣＣＤ部とを、例えば２個の転送ゲートと１個の蓄積
部から成る呼び水転送部で構成される垂直−水平変換手
段で結合する事によりハイブリッド化した構造のデバイ
スで、原理的に固定パターン雑音が発生しないという特
徴をもつ。

本出願人は特願昭５４−８５２７４（特開昭５６−８９
６８号公報参照）に於いて、この様なＣＰＤにおいてブ
ルーミング軽減する方法について既に提案した。

第１図をもとに、その内容を説明する。

第１図においてＭＯＳＦＥＴは全てｎチャネル型とする
。垂直走査回路１０１から、アドレスパルスが行ライン
１０４に印加されると、行ライン１０４にゲート電極が
接続されたＭＯＳＦＥＴＩＯ３は同一の行に並ぶ他のＭ
ＯＳＦＥＴと共に“゛ＯＮ’’となる。この時、ｐ−ｎ
接合フォトダイオード１０２で光電変換された信号電荷
は、列ライン（垂直信号線）１０５に移動する。一方、
端子１１１からゲート１１２に正電圧が印加される事に
よりＭＯＳＦＥＴＩＯ６のドレイン１１０は一定電位Ｖ
Ｄに設定される。

その後、端子１０７に正電圧を印加して、ＭＯＳＦＥＴ
ＩＯ６をＶＤより更に深い電位Ｖ。で゛“ＯＮ’’する
とＭＯＳＦＥＴＩＯ６のドレイン１１０の電位ＶＤとの
差（Ｖｓ−ＶＤ）に相当するバイアス電荷がＭＯＳＦＥ
ＴｌＯ６のドレイン１１０に接続されたキャパシタ１０
９から列ライン１０５に注入される。

このバイアス電荷を「呼ひ水電荷」と呼び、後述する様
にこのバイアス電荷（すなわち呼び水電荷）に信号電荷
を乗せて運ぶ動作が呼び水という動作と類似している所
に命名の由来がある。

これまでの結果で、列ライン１０５上には、フォトダイ
オード１０２から読出した信号電荷とバイアス電荷の両
方が存在する。他の列ラインも同様てある。次に端子１
０８に正電圧を印加すると、静電誘導効果により、キャ
パシタ１０９を通してＭＯＳＦＥＴｌＯ６のドレイン１
１０の電位に重畳されるので、■ｓより更に深い■Ｍと
なる。従つてＶｓく■Ｍとなつた結果、列ライン１０５
上の信号電荷とバイアス電荷はポテンシャル的に最も深
いＭＯＳＦＥＴｌＯ６のドレイン１１０の側に転送され
る。この状態が呼び水を入れてそれ以上の水を得る動作
に類似しているので「呼び水転送」と呼ぶ。ＭＯＳＦＥ
ＴｌＯ６のドレイン１１０に呼び水転送された信号電荷
とバイアス電荷の中で信号電荷のみを、トランスファゲ
ート１１２（これはＭＯＳＦＥＴｌＯ６のドレイン１１
０に対して電位■ｏの障害を設定する役目を持つ）によ
つて水平ＣＣＤｌ３ｌに転送する。

なお、この様に信号電荷のみをゲートを通して転送する
方法か、上澄み液を取り去る動作と類似しているのでス
キミング動作と呼び、この動作を行なうトランスファゲ
ート１１２をスキミングゲートとも呼ぶ。

次に水平ＣＣＤｌ３ｌで信号電荷を水平転送動作を行な
う。

なお、水平ＣＣＤｌ３ｌは通常のラインＣＣＤと同様に
、ソース電極１１３、ドレイン電極１２３、入力ゲート
１１４、フローテイングデイフユージヨンゲート１２４
を有するフローテイングデイフユージヨンアンプ（Ｅ．
Ｄ．Ａと略記）１２５、４相駆動電極１１７〜１２０、
出力ゲート１２１、リセットゲート１２２などから成り
、負荷抵抗Ｒしの電位変化として端子１３０から信号出
力を得る。具体的には、例えば列ライン１０５上の信号
電荷は、水平ＣＣＤｌ３ｌの１ビットに相当する駆動電
極１２６〜１２９の下に形成される空乏層に運ばれた後
、水平転送される。更に、水平ＣＣＤｌ３ｌの４相駆動
電極１１７〜１２０に印加された駆動パルスは、各ビッ
トに相当する駆動電極上を配線し、黒印でコンタクトを
設けている電極に印加される。一方、水平ＣＣＤｌ３ｌ
に列ラインから運ばれた電荷が不要な場合又は除去する
必要が生じた場合には、クリア用端子１１５に正電圧を
印加して、この不要電荷を外部電源Ｅに排除する。

例えば、列ライン１０５上の不要電荷が、駆動電極１２
６〜１２８で形成される１ビット分に相当する空乏層に
転送された場合は、この不要電荷はクリア用端子１１５
に正電圧を印加して“゜０Ｎ゛となるクリアゲート１１
６を通して外部電源Ｅに排除される。従つて、信号電荷
を水平転送する場合には、クリアゲート１１６に印加さ
れるパルスは取り除く。以上の様にして、ＣＰＤによつ
て不要電荷の重畳されない信号電荷のみを水平ＣＣＤｌ
３ｌで水平転送し、映像信号として読み出す事が可能と
なる。

しかしながら、この様な構成のＣＰＤにおいてブルーミ
ング状態のフォトダイオードで発生する過剰電荷は周囲
に比べ若干低いポテンシャルを有するＭＯＳＦＥＴのゲ
ート部のチャネルを通して列ライン上にあふれ出るが、
水平ＣＣＤｌ３ｌを横断して外部電源Ｅに排除できる全
電荷量は、呼び水転送で転送可能な最大信号電荷量によ
つて決まり、その量はフォトダイオードの最大蓄積電荷
量”の数倍が設計上の限界である。

つまりこれがブルーミング抑圧度の限界である。従つて
、これ以上の過剰電荷を効率よく排除するための新しい
構造となり構成を導入する事が望まれる。これまで、こ
の様なブルーミング状態で発生する過剰電荷の除去対策
としては、１光電変換部に特殊な素子あるいは構成を採
用する“゜構造的対策゛と、２光電変換部に構造的対策
は導入せず、回路的な処理で行なう“゜回路的対策゛ｌ
とが考えられる。

２は、構造的に複雑な構成を受光部に導入する事なく回
路的に除去する事から、撮像素子の量産性と無関係に性
能を改善する事が可能である。

しかし原理的に発生するものを取除く方法では、飽和信
号電荷量の１５０噌程度までブルーミング発生を抑える
のが限界であり電圧、温度等に依存した動作条件の変動
等による不確かさは免れ得ない。従つてこれは本質的な
対策方法ではない。それに比べ１は、原理的に過剰電圧
を発生させない事も可能であり、本質的な対策方法とも
なり得る。

しかしながら、必然的にプロセスが複雑となるため、ブ
ルーミング発生に対する防止効果が顕著てなければ、量
産性に関する負担を増すばかりてある。そして、これま
でブルーミング防止効果の顕著な構造的な対策方法は提
案されていないが、その軽減のための試みがＭＯＳデバ
イスで行なわれている。

以下、第２図、第３図を用いて、ブルーミング状態の説
明をした後で構造的なブルーミング防止手段を備えたＭ
ＯＳデバイスを具体的な構成をもつ従来の例において、
光電変換部に限つて、構造、動作、欠点などを説明する
。

〔ブルーミング状態のフォトダイオード〕第２図ａは、
ＭＯＳ型の固体撮像デバイスの受光部にれはＣＰＤの受
光部と全く同一である。

）のフォトダイオード部に着目し、等価回路で示したも
のであり、第２図ｂは、強い光が当たつているフォトダ
イオード２０１と対応したＭＯＳＦＥＴ，２Ｏ７Ｃ′０
ＦＦ゛状態にある）をポテンシャルで表わした図である
。強い光の当たつているフォトダイオード２０１はそれ
に蓄積された第２図ｂに示す多量の電荷２０９によつて
順方向にバイアスされるようにな！る。

それ以後、光電変換によつて生じる電荷はゲート２０４
、ソース２０５、ドレイン２０６から成るＭＯＳＦＥＴ
２Ｏ７の下に形成される第２図ａに示す寄生トランジス
タ２０８を通して列ライン２０３にあふれ出す。１水平
期間にあふれ出したこ電荷２１１は、以後の水平期間に
も同じ列ライン２０３に接続された他のフォトダイオー
ドの電荷を読出す時と同時に読出されるため、ブルーミ
ングを生じる結果となる。

なお第２図ａ（７）ＣｐＤはフォトダイオードの等価容
量、ＣＡＬは列ライン２０４３の等価容量を示す。この
ブルーミング状態を抑制するために、ＭＯＳデバイスで
試みられた垂直ｎ＋Ｐｎ構造について第３図を用いて原
理から説明する。

〔垂直ｎ＋Ｐｎ構造によるブルーミング対策〕第３図ａ
はｎ＋Ｐｎの垂直構造を持つフオトタイオード部を示し
ている。

フォトダイオード周辺はＬＯＣＯＳ酸化膜３０２で他の
フォトダイオードと分離している。ｎ＋層のフォトダイ
オード３０５に入射した光３０１はＳｉに吸収されて電
子、正孔対を作り、ｎ＋領域３０５には電子が蓄積され
、一方ｐウェル３０３には正孔が集まり外部電源Ｅの負
側へ排出て゛きる。

なおｎ基板３０４で発生した電子はそのままｎ基板３０
４を通して外部電源Ｅの正側へ排出され、正孔はｐウェ
ル３０３に集められて同様に外部電源Ｅの負側へ排出さ
れる。従つて、フォトダイオード３０５に蓄積される電
子は、ｎ＋領域３０５とｐウェル３０３で発生したもの
である。

〔ブルーミング抑圧動作の説明〕

第３図ａのフォトダイオード部の等価回路が第３図ｂで
ある。

ＣｐＯはフォトダイオード３０５の接合容量、Ｑ、はゲ
ート３０６、ソース３０５、ドレイン３０８より成るＭ
ＯＳＦＥＴであり、ＴＨはＱｖに寄生した横方向のＮｐ
ｎバイポーラトランジスタであり、フォトダイオード３
０５をエミッタ（Ｅ）、ｐウェル３０３をベース（Ｂ）
、列ライン３０７に接続するドレイン３０８をコレクタ
（Ｃ）としている。

一方、Ｔｖは垂直Ｎｐｎ構造により得られる縦方向のト
ランジスタであり、ｎ形基板３０４はトランジスタＴｖ
のコレクタとなつている。第３図ｃに示すように、両ト
ランジスタＴＨ，Ｔｖのコレクタ面積をＡ８、Ａｖとし
、電流増幅率をＨ，ｅ（Ｈ）、Ｈｆｅ，Ｖ）と表わすと
、両者の電流の比ＲＶＨは次のようになる。ただし、ここで、ＷＶ，．ＷＨはトランジスタＴｖ，ＴＨのベース幅、Ｌ
ＮＰウェル領域の電子の拡散距離、ＬＮ＞Ｗｖ、ＬＮ＞
ＷＨと設定できるので式（１）は次のように簡単化され
る。

〔効果〕

一般にコレクタ面積Ａｖはフォトダイオード３０５の面
積に等しく、一方面積ＡＨも実効的にはその面に隣接す
る面の影響も考える必要があるために、（Ａｖ／ＡＨ）
は１０〜２０倍程度となる。

更に、実際のレイアウト面積等の制約により（ＷＨ／Ｗ
のは約１程度とならざるを得ないのが実情である。その
結果、ブルーミングの発生を垂直ｎ＋Ｐｎ構造としても
、１０〜２０倍程度の改善にとどまる事が予想され、実
際の実験結果でも同程度の値となつている。〔欠点〕しかも、撮像素子の小型が進むと共に、（Ａｖ／ＡＨ）
の値は、増々小さくなるので、垂直ｎ＋Ｐｎ構造による
ブルーミング対策は、決して根本的な対策でない事が明
らかとなる。

この時たとえばプロセス技術の進歩で、ＰＶＨ】１０〜
２０の値を維持したとしても、プロセスの複雑さを補な
う程のブルーミング抑圧効果が得られる訳ではない。

従つて、特開昭５４−９６３２１号に示されるごとく簡
単な回路的処理によるブルーミング対策によつても同程
度の効果が実験により得られている事からもつと有効な
方法が必要である。以上によりプロセスを複雑にする構
造的な対策によりブルーミング対策を行なう場合には少
なくとも、回路的対策による抑圧効果の１桁〜２桁程度
上回るものでなければならない。本発明は、撮像素子の
フォトダイオード部に、新しい垂直構造を導入したもの
で、この構造を例えばＣＰＤの受光部に組み込む事によ
り、ブルーミング除去能力を飛躍的に増大し、原理的に
ブルーミングが発生しない機能を実現することを可能に
するものてある。

フォトダイオード部に導入した新しい垂直構造とは、垂
直ｎ＋ｎ−ｎ＋構造とし、ｎ一領域の周囲に配置したｐ
領域に印加したバイアスにより『領域中の空乏層を制御
するものである。

具体的な実施例の説明に入る前に、ｐ＋ゲート部をもつ
垂直ｎ＋ｎ−ｎ＋構造の動作を説明する基本的な原理と
して静電誘導トランジスタ（Ｓｔａｔｉｃｉｎｄｕｃｔ
ｉＯｎｔｒａｎｓｊｓｔＯｒ略してＳ．Ｉ．Ｔと呼ぶ。

）の動作を説明する。〔Ｓ．Ｉ．Ｔの構造と動作説明〕第４図ａはＳＩＴの基本構造を示している。

ソース４０１からドレイン４０３まで同じ導電型（ここ
ではｎ型）て構成されるＳＩＴ（いまは接合型を対象と
する。また、ＳＩＴの記号表示は第４図ｂに示す。）に
おいて、ソース４０１からドレイン４０３に向かつて流
れる多数キャリアの量をゲート４０５の電位により制御
するという動作が行なわれる。しかも、チャネル４０９
の不純物密度（ＮＯ）が低い特徴をもちソース４０１か
らチャネル４０９、ドレイン４０３の順にみればｎ＋ｎ
−ｎ＋構造となる。チャネル４０９の不純物密度（ＮＯ
）が低いためＳＩＴでは零ゲートバイアス時あるいはわ
ずかな逆方向電圧をゲートに印加した状態ですでにチャ
ネルが完全に空乏層４１０で包われたピンチオフ状態と
なり、第３図のＡ−Ｎ断面、Ｂ−Ｂ″断面のポテンシャ
ルを示す第３図ｃによれば、ソース前面に（鞍部点状の
）電位障壁４０７が現われ、この電位障壁の高さが主と
してソース４０１からドレイン４０３に流れるキャリア
の流量制御を行なう。

この電位障壁４０７は真のゲート（Ｉｎｔｒｉｎｓｉｃ
ｇａｔｅ）の役割をする。

ドレイン電流はこの障壁を越えてソース４０１（ソース
ポテンシャル４０４を有する）からドレイン４０３（ド
レインポテンシャル４０６を有する）側に流れるキャリ
アによつて決まる。また、通常ゲート４０２（ゲートポ
テンシャル４０５を有する）とドレイン４０３間もわず
かなドレイン電圧で全領域空乏層となりそれ以上にドイ
ン電圧を印加するとドレインポテンシャル４０６が低下
し、ほとんど下レイン電圧に比例して真のゲート４０７
の障壁高さは低下し、同時に障壁位置もソース４０３側
に移動するため、障壁４０７を越えるキャリア量が増し
てドレイン電圧の増加と共にドレイン電流は増加する。

電位障壁４０７を越えたキャリアはｎ一領域４０９中の
ドリフト電界によりほとんど飽和速度で走行するから″
ドレイン電流は電位障壁４０７を越えるキャリア量にほ
とんど比例する。その結探βＩＴの出力特性は不飽和特
性を示す。一方、多数キャリア注入量制御を動作機構と
するＳＩＴの他の特徴は、大電流領域で温度特性が負で
あり、チャネル４０９の抵抗が小さいことから熱雑音は
極めて小さく、多数キャリア注入に伴なうショット雑音
が主雑音源であるという低雑音特性を有する。

なお、第４図ｄに、チャネル不純物濃度ＮＤ（Ｃｍ−３
）とチャネル厚さｄ（μＴｒＬ，）との関係ででＳＩＴ
動作を実現し得る範囲４０８（斜線部）を示している。

但しこれは個別部品のＳＩＴに対するものてＩＣ化した
場合にはもつと大きな不純物濃度ＮＯでも十分なことが
知られている。更に接合形ＳＩＴは、チャネルの寸法及
び不純物濃度を制御することにより零ゲートバイアス状
態で導通状態となるノーマリオン形にも、また零ゲート
バイアス状態で遮断状態となるノーマリ・オフ形にも設
計できるという特徴をもつ。ノーマリ・オフ形のＳＩＴ
は、ＢＳＩＴとも呼ばれ、バイポーラトランジ゛スタ同
様ある値以上の順方向バイアスをゲートに印加して“Ｏ
Ｎ゛とするものである。このＳＩＴにみられるｐ＋ゲー
ト部を有する垂直ｎ＋ｎ−ｎ＋構造をフォトダイオード
部に導入する事によるブルーミング対策方法を以下実施
例にもとずいて説明する。

〔本発明の第１の実施例〕第５図ａはＬＯＣＯＳ酸化膜５０１で分離されたフォト
ダイオード部に垂直ｎ＋『ｎ＋構造を導入したもので、
ｎ一領域５０５を取り囲むｐウェル５０２はｎ一領域５
０５のチャネルに対しゲートの役割をする。

つまり、ｐウェル５０２と酎基板５０３間の印加電圧Ｅ
″によりｎ一領域５０５であるチャネル中に生ずる空乏
層５０６により設定される電位障壁を制御して導通状態
を決めるのである。ブルーミングを生じない様な光入力
状態では、光電変換により耐ソース領域５０４に蓄積さ
れた電子はゲート電極５０７に電圧を印加して酎ドレイ
ン領域５０８に読出され、アルミ配線５０９などに取り
出した後、外部に読み出す。

一方、通常の素子でブレーミングの状態を生ずるような
強い光が入射した場合では、ｎ＋ソース領域５０４の最
大蓄積電荷量を越える過剰電荷を垂速にｎ＋基板５０３
を通して外部電源Ｅ″みに排除する事が可能である。

これは、ゲート５０７の下のチャネルの障壁電位Ｖ，よ
り若干低い電位Ｖ２に、『領域のチャネルの障壁電位を
設定することにより実現できる。このフォトダイオード
部等価回路は第５図ｂに示したようにフォトダイオード
５１０にＳＩＴ５ｌｌが組み合わされたものとして表現
されている。なお、第５図ｂのＣＰＤはフォトダイオー
ド等価容量、ＣＡしは列ライン容量を示す。第５図ｃは
同ａのフォトダイオードのＡ一Ａ″断面及びＢ−Ｂ断面
のポテンシャル図であり、ゲート５０７の設定する電位
■１よりΔ■だ“け低い電位を、ｎ一領域のチャネル５
０５の障壁電位Ｖ２となるようにｐウェル５０２に電圧
を印加するならば、過剰電荷５１２は基板５０３側を通
して外部電源Ｅ″に排出されることとなる。

この様なフォトダイオード部を受光部に用いた撮像素子
を第６図を用いて説明する。ＭＯＳＦＥＴは全てｎチャ
ネルとする。垂直走査回路６０１からアドレスパルスが
行ライン６０５に印加されると行ライン６０５にゲート
電極が接続されたＭＯＳＦＥＴ６Ｏ３は同一の行に並ぶ
他のＭＯＳＦＥＴと共に６℃ＮＯとなる。

この時、ｐ−ｎ接合フォトダイオード６０２で光電変換
された信号電荷は、列ライン６０６に移動する。この時
、強い光がフォトダイオード６０２に照射された場合、
光電変換で生じた過剰電荷はＭＯＳＦＥＴ６Ｏ３の′６
０ＦＦ″時のチャネル障壁電位よりわずかに低いチャネ
ル障壁電位をもつＳＩＴ６Ｏ４を通して外部電源Ｅ″に
排出される。この事は他のフォトダイオードでも同様で
ある。この後、列ライン６０６をはじめ全ての列ライン
上に読み出された信号電荷を映像信号として出力端子１
３０から得るための構成はＭて指定された部分であり、
これは第１図のＭで指定された部分に全く等しく、動作
方法も第１図の場合と同じである。この実施例に示され
るように、ｐ＋ゲート部を有する垂直ｎ＋ｎ−ｎ＋構造
をフォトダイオード部に導入する事により、強い光がフ
ォトダイオードに照射されて過剰電荷が発生しても外部
電源Ｅ″で障壁電位を設定されたＳＩＴ構造を通して過
剰電荷は外部電源Ｅに排出されるため、原理的にブルー
ミングが発生しないという特徴を有する。

次に列ライン（６０６など）上の不要電荷とかとり残し
電荷を呼び水転送段及び水平ＣＣＤｌ３ｌを横断して外
部電源Ｅに排出するのではなく、フォトダイオードの過
剰電荷と同様その場で垂直にｎ＋基板を通して外部電源
Ｅ″に排除するため、フォトダイオードもドレインも垂
直ｎ＋Ｐｎ＋構造とした受光部て構成した撮像素子を第
７図、８図とともに説明する。

〔本発明の第２の実施例〕第７図ａはＩＯＣＯＳ酸化膜７０１で分離された受光部
のフォトダイオード７０４とドレイン７０８に垂直ｎ＋
ｎ一耐構造を導入したもので、ｎ一領域７０５を取り囲
むｐウェル７０２はｎ一領域７０５のチャネルに対しゲ
ートの役割をする。

つまり、ｐウェル７０２とｎ＋基板７０３間の印加電圧
Ｅ″によりｎ一領域７０５のチャネルに生ずる空乏層７
０６により設定される電位障壁を制御して導通状態を決
めるのである。ブルーミングを生じない光入力の場合で
は、光電変換によりｎ＋ソース領域７０４に蓄積された
電子はゲート電極７０７に電圧を印加してｎ＋ドレイン
領域７０８に読出される。

この時、アルミ配線７０９は、ｎ坪レイン領域７０８と
直流的に絶縁された容量カップル状態なのでｎ＋ドレイ
ン領域７０８の電位変化に応じた電位変化を静電誘導で
生じるのでこれを信号として出力部に読出すことができ
る。なお、このｎ＋ドレイン領域に読出された信号電荷
をアルミライン７０９の電位変動として検出した後、容
量７１０を介して端子７１１からパルスをアルミライン
７０９に印加する。これは更に容量７１５を介してｎ＋
ドレイン７０８に印加される。これはブートストラップ
効果を利用して、酎ドレイン領域７０８の電位を深いＶ
３（第７図ｃ）から浅いＶ″３に変えている。この結果
ドレイン７０８の電位Ｖ″３はドレイン下のｎ一領域７
１２のチャネルの障壁電位Ｖ４（第７図ｃ）よりも小さ
くなる。これにより、ｎ＋ドレイン領域７０８に残留し
ている検出後の不要電局をｎ一領域７１２を通してｎ＋
基板に接続される外方電源Ｅ″に排除する事が可能にな
る。一方、通常の素子でブルーミングの状態を生ずるよ
うな強い光が入射する場合では、ｎ＋ソース領域７０４
の最大蓄積電荷量を越える過剰電荷を垂直にｎ＋基板７
０３を通して外部電源Ｅ″に排出する事が必要である。

これは、ゲート７０７の下のチャネルの障壁電位Ｖ５よ
り若干低い電位■４にｎ一領域のチャネルの障壁電位を
設定する事により実現できる。この受光体の等価回路は
第７図ｂに示すようにフォトダイオード７１３とＳＩＴ
７ｌ４を組み合わせたものとして表現されている。なお
、第７図ｂ（７）ＣｐＤはフォトダイオード等価容量で
あり、ＣＤはドレイン等価容量である。第７図ｃは第４
図ａの受光部のＣ−Ｃ″断面及びＤ−Ｄ″断面のポテン
シャル図であり、ゲート７０３の設定する電位Ｖ５より
Δ■だけ低い電位をｎ一領域のチャネル７０５の障壁電
位■４とする。

これはｐウェル７０２とｎ＋基板７０３との電圧関係で
設定することができ、この結果過剰電荷７１５は基板７
０３側を通して外部電源Ｅ″に排出されることになる。
このような受光部を用いた撮像素子を第８図を用いて説
明する。

ＭＯＳＦＥＴは全てｎチャネルとする。垂直走査回路８
０１からアドレスパルスが行ライン８０９に印加される
と、行ライン８０９゛にゲート電極が接続されたＭＯＳ
ＦＥＴ８Ｏ５は同一の行に並ふ他のＭＯＳＦＥＴと共に
′４０Ｎ″となる。この時、フォトダイオード８０２で
光電変換された信号電荷はドレイン部８０６に移動する
。この結果、容量８０７を介した静電誘導で信号電荷と
一定の関係をもつた電位変化を列ライン８０８に生ずる
ことになる。この電位変化が列ライン８０８に生ずると
いう事は等価的に列ライン８０８上へ信号電荷が移動し
た事に対応する。

この時、通常の素子ではブルーミングを生ずる様な強い
光入射がある場合、光電変換で生じた過剰電局はＭＯＳ
ＦＥＴ８Ｏ５のチャネルの障壁電位よりわずかに低く設
定されたチャネルの障壁電位を有するＳＩＴ８Ｏ３を通
して外部電源Ｅ″に排除される。従つてフォトダイオー
ド８０２においてブルーミングは原理的に生じない。一
方、端子８１４からゲート８１８に正電圧を印加する事
により、ＭＯＳＦＥＴ８ｌ５のドレイン８１６は一定電
位ＶＤに設定される。

その後、端子８１２に正電圧を印加してＭＯＳＦＥＴ８
ｌ５をＶＯより更に深い電位■３で゜゜０Ｎ゛にすると
、ＭＯＳＦＥＴ８ｌ５のドレイン８１６の電位■。との
差（■，−■。）に相当するバイアス電荷がＭＯＳＦＥ
Ｔ８ｌ５のドレイン８１６に接続されたキャパシタ８１
７から列ライン８０８に注入される。この注入電荷は「
呼び水電荷」であり内部バイアス電荷である。これまで
の動作で、列ライン８０８上には、フォトダイオード８
０２から読出した信号電荷と一定の関係にある等価的な
信号電荷とバイアス電荷の両方が存在する。

次に、端子８１３に正電圧を印加すると、静電誘導効果
によりキャパシタ８１７のドレイン８１６の電位に重畳
されるので、Ｖ，より更に深い電位■９となる。

従つてＶ，く■９となつた事により、列ライン８０８上
の信号電荷とバイアス電荷は、ポテンシャル的に最も深
い電位■９を有するＭＯＳＦＥＴ８ｌ５のドレイン８１
６の側に転送される。この状態を呼び水転送されたとい
う。一方、列ライン８０８上の信号電荷が容量８１７に
移動した後ＭＯＳＦＥＴ８Ｏ５のドレイン部８０６にフ
ォトダイオード８０２から移動した信号電荷は不要とな
るので、容量８１１を介して端子８１０からアルミライ
ン８０８にパルスを印加する。それは更に容量８０７を
介してドレイン８０６に印加する。これは、静電誘導効
果を利用して、ドレイン８０６の電位を、外部電源Ｅ″
により設定されたＳＩＴ８Ｏ４のチャネルの障壁電位よ
りも小さい電位に持ち上げた事になる。この結果、ＭＯ
ＳＦＥＴ８Ｏ５のドレイン８０６に残つていた不要な信
号電荷はＳＩＴ８Ｏ４を通つて外部電−源Ｅ″に排出さ
れる。次に、前述したように、列ライン８０８から、Ｍ
ＯＳＦＥＴ８ｌ５のドレイン８１６に呼び水転送された
信号電荷とバイアス電荷の中で、信号電荷のみは、トラ
ンスファゲート８１６を通して、ス．キミング動作によ
り水平ＣＣＤ８ｌ９に転送される。この後、水平ＣＣＤ
８ｌ９で信号電荷を水平転送動作を行なう。

なお、水平ＣＣＤ８ｌ９は通常のラインＣＣＤと同様に
、ソース電極８２０、ド．レイン電極８３２、入力ゲー
ト８２１、フローテイングデイフユージヨンゲート８３
３を有するフローテイングデイフユージヨンアンプ（Ｅ
．Ｄ．Ａ）８３４、４相駆動電極８２２〜８２５、出力
ゲート８３０、リセットゲート８３１などで構成さ−れ
、負荷抵抗ＲＬの電位変化として端子８３５から信号出
力を得る。なお、具体的には、列ライン８０８上の信号
電荷は、水平ＣＣＤ８ｌ９の１ビットに相当する駆動電
極８２６〜８２９の下に形成される空乏層に運ばれた後
、水平転送される。更に水平ＣＣＤ８ｌ９の４相駆動電
極８２２〜８２５に印加された駆動パルスは各ビットに
相当する駆動電極上を配線し、黒印？でコンタクトを設
けている電極に印加される。以上、本発明の第２の実施
例によれば、ｐ＋ゲート部として働くｐウェルの中に形
成されたフォトダイオード及びドレインの下の垂直ｎ＋
ｎ−ｎ＋構造により、１強い光入射に対してフォトダイ
オードて光電変換された過剰電荷は、垂直に酎基板まで
運ばれ、外部に排出されるので、原理的にブルーミング
が生じない。

２フォトダイオードからドレイン部に移動した信号電荷
に対応した列ライン上の電位変化が読み出された後、ド
レイン部に残つた不要な信号電荷は、ドレイン部の電位
を小さくする事によつて、ドレイン部下のＳＩＴ構造の
チャネルに相当するｎ一領域の障壁電位を越えてｎ＋基
板へ排出するためドレイン部を確実にリセットできる。

という利点を実現する事が可能となる。次に、電荷注入
素子（ＣｈａｒｇｅＩｎ耘ＣｔｉＯｎＤｅｖｉｃｅ）に
対して垂直ｎ＋ｎ−ｎ＋構造を導入すれば不要電荷の基
板への電荷注入時間を極めて小さくできるので、従来（
し）で困難とされた小型化・多画素高密度化を可能にす
る。

これについて、本発明の第３の実施例として第９図、１
０図をもとにして次に説明する。〔本発明の第３の実施
例〕第９図ａは、１０Ｃ０Ｓ酸化膜９０１で分離された受光
部のｎ＋領域９０２を制御するゲート９０３，９０４の
下に、垂直ｎ＋ｎ一耐構造を導入したもので、ｎ一領域
９０５，９０６を取り囲むｐウェル９０７は、『領域の
チャネルの空乏層９０８，９０９を制御するゲートとな
つている。

なお、ｐ＋領域９１０はゲート９０３とゲート９０４の
影響が夫々独立に働く様に電気的に分離するためのもの
である。ｎ一領域９０５，９０６の空乏層９０８，９０
９はｐウェル９０７とｎ＋基板９１１間に印加した外部
電源Ｆにより制御され、その結果、ｎ一領域９０５，９
０６のチャネルの障壁電位が設定される。

これにより垂直ｎ＋ｎ−ギ構造と周囲のｐウエルで構成
されるＳＩＴの導通状態を決めることがてきる。通常の
撮像素子でブルーミングを生じないような光入力の場合
では、ゲート９０３、ゲート９０４共に電圧を印加する
と、ｎ＋領域９０２中に光電変換された電荷が蓄積され
る。

この電荷を読み出す方法は、第９図ｄのようにゲート９
０３，９０４共に電圧印加された状態に対し、ゲート９
０４の印加電圧を除くと、第９図ｅのように光電変換さ
れた電荷９１２は全てゲート９０３の下の空乏層９１８
に集められる。その後、ゲート９０４の電圧を基準電位
に設定してから、ゲート９０３の印加電圧を除くことに
より、第９図ｆのように光電変換された電荷は全てゲー
ト９０４の下の空乏層９１９に集められ、その結果静電
誘導により生じるゲート９０４の電位変化分として信号
が検出される。その後、光電変換された電荷９１２は不
要となるので、ゲート９０４の印加電圧を除くことによ
り、第９図ｇの様に空乏層電位Ｖ７が垂直ｎ＋ｎ−ｎ＋
領域のチャネルの障壁電位Ｖ６より小さくなるため、ｎ
一領域９０５，９０６を通つて酎基板９１１に移動し、
外部電源Ｅ″に排出される。一方、通常の素子でブルー
ミングを生ずる様な強い光入射がある場合、ｎ＋領域９
０２の最大蓄積電荷量を越える過剰電荷９１７を垂直に
ｎ＋基板まで移動して外部電源『に排出する事が必要と
なる。

これは、ゲート９０３，９０４の印加電圧を除いた時の
酎領域９０２の埋込みチャネルの電位Ｖ７より若干低い
電位■６にｎ一領域９０５，９０６のチャネルの障壁電
位を設定することにより実現てきる。この受光部の等価
回路は第９図ｂに示すように、コンデンサ９１３，９１
４とＳＩＴ９ｌ５，９ｌ６の組み合わせて表現できる。

なお、第９図ｂのＣＶ，ＣＨは夫々ゲート９０３，９０
４の下の空乏層の容量に対応している。なお、第９図ｃ
は第９図ａの受光部のＥ〜Ｅ″断面のポテンシャル図で
あり、ゲート９０３，９０４に印加電圧のない時の電位
Ｖ７よりΔ■だけわずかに低い電位Ｖ６にｎ一領域９０
５，９０６のチャネルの障害電位を設定し、過剰電荷９
１７はこの障壁を越えてｎ＋基板側９１１に流れ、外部
電源Ｅ″に排出される。

また、第９図ｄ−ｇは、光照射で光電変換されたのち電
荷が蓄積された状態から、信号を読み出し、次の蓄積状
態までの動作状態の一連の変化を表わしたもので、第９
図ｄは非選択状態、第９図ｅは半選択状態、第９図ｆは
読出し状態、第９図ｇはリセット状態に対応する。

なおｎ一領域９０５，９０６は共通にして、一つの領域
にしてもよいことは明らかである。この様な受光部を用
いた撮像素子を、第１０図を用いて説明する。

ＭＯＳＦＥＴは全てｎチャネルとする。垂直走査回路１
００１からアドレスパルスが出力されない場合、行ライ
ン１００２と同様全ての行ラインに正の電圧が印加され
ているものとする。

これにより行ラインに接続されたゲート下に形成される
空乏層に光電変換された信号電荷が蓄積する。いま、端
子８１０に負方向のパルスを印加すると容量８１１を介
してブートストラップ効果により、列ライン１００３の
電位を持ち上げることとなり、これは再びブートストラ
ップ効果により容量１００５を介してＳＩＴｌＯＯ７の
ソース電位を持ち上げる。

この結尿βＩＴｌＯＯ７のソース部にあつた不要電荷は
基板を通して外部電源Ｅ″に排除され、この後、端子８
１０の負方向のパルスを除くと、列ライン１００３は端
子８１２〜８１４の印加電圧て設定される電位となる。
この時受光部で光電変換された信号は、全て行うイン（
たとえば１００４など）に接続されたゲ”一ト下の空乏
層に蓄積するように、列ラインの電位より大きな電位を
行ラインに対して設定する。

次に、垂直走査回路１００１から負方向のアドレスパル
ス（以下負パルスと略）が行ライン１００２に印加され
ると、行ライン１００９に接続されたゲート１００４は
同一の行に並ぶ同じ様な他のゲートと共に、そのゲート
下の空乏層が消失する。従つて、負パルスが印加された
行ライン１００３に接続されたゲート下の空乏層に蓄積
された電荷は、各々の列ライン（たとえば１００３など
）に接続されたゲート下の空乏層に移動する。

これにより、各々の列ライン上の電位は列ラインに接続
したゲート下に光電変換された信号電荷が集められる結
果、静電誘導により変化する。この様に列ライン上の信
号電荷に対応する電位変化は、第８図のＮ枠部分と同様
に構成された第１０図のＮ枠部分の動作により信号変化
として出力部８３５に読み出される。

一方、強い光が受光部に照射された時に生じる過剰電荷
は行ライン（たとえば１００２など）に接続されたゲー
ト下に形成されたＳＩＴ（たとえば１００６など）及び
列ライン（例えば１００３）に接続されたゲート下に形
成されたＳＩＴ（例えば１００７など）を通して、基板
を経て、外部電源Ｅ″に排出される。

以上、本発明の第３の実施例によれば、１各ゲート下の垂直ｎ＋ｎ−ｎ＋構造とｐウェルゲート
構成により、受光部て生じる過剰電荷はｎ＋ｎ−ｎ＋構
造を経て、ｎ＋基板まで運ばれ外部に排出されるので、
原理的にブルーミングが生じない。

２不要電荷の基板注入時間か速いので、従来のＣＩＤで
問題であつた注入に要する時定数はｎ＋『耐構造による
ドリフト電界の寄与によつて極めて短かくなり、高密度
化に最適てある。

という利点を実現する事が可能となる。なお、以上の３
つの実施例ては、ゲート機能を有するｐウェル部を接地
しているが、負電圧を印加して動作させてもよい。また
、第１１図ａに示す様に、垂直ｎ＋ｎ一耐構造のｎ一領
域のチャネルに対し、ゲートとして働くｐウェル部１１
０１は、酎基板１１０２と接触する必要はなく、空乏層
１１０３が十分に形成されるのであれば、第１１図ｂに
示すｐウェル１１０３のように、ｎ＋基板１１０４から
分離しても構わない。以上示した３つの実施例ても分る
ように、本発明によれはｐウェルをゲートとして有する
垂直ｎ＋ｎ−ｎ＋構造はＢＢＤ．ＣＣＤの様な従来提案
された撮像素子の全ての種類の受光部にも適用できるも
のであり、その結果、原理的にブルーミングが生じない
という長所を備える事が可能となる。

そして、これは固体カラーカメラの性能を飛躍的に拡大
する点で大なる価値を有するものである。

【図面の簡単な説明】

第１図はブルーミング軽減法を含む従来のＣｈａｒ？−
Ｐｒｉｍｉｎｇ−Ｄｅｖｉｃｅの基本回路構成図、第２
図ａはブルーミング状態のホトダイオード部の等価回路
図、同ｂは同ａの状態におけるＭＯＳＦＥＴ部のポテン
シャル図、第３図ａはブルーミング対策を施した従来の
ホトダイオードの構造図、同ｂはその等価回路図、同ｃ
は同ダイオードの構造斜視図、第４図ａは静電誘導トラ
ンジスタ（ＳＩＴ）の原理構造図、同ｂは同ａの等価回
路図、同ｃは同ａ（７）Ａ−Ａ″線、Ｂ−Ｂ″線のポテ
ンシャル状態図、同ｄはＳＩＴ動作の実現範囲を示す図
、第５図ａは本発明の第１の実施例の受光部の構造図、
同ｂはａの等価回路図、同ｃは同ＡＯＡ一Ａ″，Ｂ−Ｂ
″線のポテンシャル状態図、第６図は第５図を用いた固
体撮像素子の回路図、第７図ａは本発明の第２の実施例
の受光部の構造図、同ｂは同ａの等価回路図、同ｃは同
ａ（７）Ｃ−Ｃ゛，Ｄ−Ｄ″線部のポテンシャル状態図
、第８図は第７図を用いた固体撮像装置の回路図、第９
図ａは本発明の第３の実施例の受光部の構造図、同ｂは
ａの等価回路図、同ｃはａ（７）Ｅ上線部分のポテンシ
ャル状態図、同ｄ−ｇはその動作状態図、第１０図は第
９図を用いた固体撮像装置の回路構成図、第１１図Ａ，
ｂは本発明においてブルーミン”グ対策を施した他の構
造図てある。５０２，７０２，９０７・・・・・ｐウェル、５０４，
７０４，９０２・・・・・・酎領域、５０３，７０３，
９１１・・・・・・耐基板、５０５，７０５，９０５・
・・・・・ｎ一領域。

Claims

【特許請求の範囲】

１第１の導電型の半導体基板の一表面側に選択的に形
成された第２の導電型の高不純物濃度の光電変換領域と
、上記基板の他表面側に形成された第２の導電型の高不
純物濃度の過剰電荷収集領域を有し、上記光電変換領域
と過剰電荷収集領域とに接するとともにこれらの二領域
間の上記基板中に選択的に形成された第２の導電型の低
不純物濃度の過剰信号電荷に対する垂直転送領域を有す
ることを特徴とする固体撮像装置。