JPS60501477A - オーディオ信号のピッチを変化させる方法およびピッチ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ピッチ周期制御による音声信号処理方法および装置本発明はディジタル音声信号 処理に於けるピッチ変換処理に関し、その変換処理は処理される音声のピンチ周 期によって制御でれるものである。

発明の背景 音声信号の実時間ピンチ変換または音声圧縮そして／または引き延しく即ち、録 音のスピード再生またはスロー再生によって創られる音声信号のピンチ回復）を 実行する経済的なシステムが如何に有用であるかは今日的な認識事項である。こ うしたシステムの初期の形態は可動磁気読取りヘンドを備えた電気機械的テープ ・プレーヤーに見ることができる。

これらのシステムでは、録音テープを短いセグメントに分割し、交互にセグメン トをつぎ合せたものと等価な物を造り出していた。しかし、こうした初期的構成 は完全にエレクトロエックス化したシステムに置き換えられて来た。例えばシフ マンの米国特許第３，７８６，１９５号に記載のものとが、広い範囲で商業的に 利用されてきた彼の米国特許第３，９３６，６１０号にｔ己載のものがそれでる る。

シフマンの手法もそうであったが、他の殆んどのシステムもまた、ピンチ変化− っぎ合せ（スズライス）と云った手法を採って来た。即ち、音声ピンチを下げる 場合、信号の正規セグメントは伸張てれてピッチを変化し、介在する残りの部分 は削除てれ、そのためこの削除に基く不連続が発生していた。逆に音声ピッチを 上げる場合には、繰返しのピンチ変化は信号セグメントによって占められている 時間インターバルの圧縮によって行われるためギヤングが発生し、この信号圧縮 によって生じたギヤングを埋める必要から圧縮セグメントを繰ｐ返すようにして 来た。

このピンチ変化−スプライス法によって得られる音声の質的改良のために、弛ま ぬ作業が行われて来たが、その殆んどがスプライシング方法の改善に集中してい た。これ等の改善案はどちらがと云うと微視的視野からのもので、処理波形の瞬 時特性とが全体特性には無関係で、一般にシステムの制限条件によって決るスズ ライス・ポイントに於ける波形分析を含んでいるのが通例であった。即ち、作業 の焦点ハ波形ハラメータ（レベル、スロープ、スローフッ方向（ｆｉ性）等）の 瞬時値とが、その値の一つまたそれ以上の値に関してセグメントの終端と、これ に接続される次のセグメントの先端とのマツチンクラ取ること等に向けられて来 た。そして、ゼロ・クロゾング・スプライス法グ（極性一致の場合、そうでない 場合）とが、レベル・マツチングとが、重ね合せ手法とが、その他多くが試行で れて来たが、音声の質的改良は一般に予想を下廻るものであった。

リ−の米国特許第３　、８０３　、３６３号にデジタル・ゼロ・エネルギ・レベ ルマツチング方法の一例を見ることができる。この方法では、音声信号はディジ タル表式に変換されてランダム・アクセス・メモリに蓄積され、このメモリに書 き込まれる時の書き込みレートとは異ったレートで読み出す方法を取っている。

即ち、書き込み・読み出しのメモリ・アクセスが行われているアドレスが集中状 態（書き込み・読み出し差に起因）に近づくと、低エネルギ・レベルまたは「ゼ ロ・クロゾング」となるだめの選ばれた新しいアドレスに移行（ジャンプ）する 方法を採っている。

ディジタル・メモリ内で異ったレートで書き込み、読み出しを行うもう一つのデ ィジタル型処理方法では、波形間の適正なマツチングがとれるまでジャンプを遅 延式せ、そのためにアドレスがメモリ内の信号を調べることに集中した時ジャン プが起るようにしている。ジュスコ等によるこの米国崎許第４，１２１，０５８ 号にはもう一つの特徴がある。それは特定の部分にろるメンセージを見返すだめ のルーピング機能と、見返しが行なわれている間セグメントを保持するためにメ モリへの入力を阻止する機能を漕えていることである。リーおよびジュスコ等に よる上述の方法では、メモリ内における読出し指定子（ポインタ）の新アドレス へのジャンプは、書き込み・読み出しポインタ間の初期における差が、信号レベ ルのマツチングをとるために行なう微視的調査・調整によって起る小さい変動に よる差を除けば、一定になるように、実質的にすべてのメモリ容量を利用するよ うに予め選定されている。

イーアン・ベネントによって行ガわれだ研究によればオーディオ信号が音声（ｓ ｐｅｅｃｈ）　である場合、若し処理回路によって引き延されたり圧縮された信 号セグメントが基本音声周波数の同期ピンチ周期であれば処理音の音質は大いに 改善でれる（基本音声周波数を取り出して調べると、そのピンチ周期はその基本 音声周波数の周期になることに注意）。しかし、完全な（フィルタされてない） 音声波形は、発声音に対してさえ、純粋な正弦波ではなく、むしろ繰返しパター ンであって、その各周期は一般にエポックの残余部に亘って弱められた波形が続 く声門（グロンタル）パルスによって始剪る。ピッチ同期処理方法についてはい くつかの提案がな式れているが、エポック（即ち、グロンタル・パルス）　ノ始 点検出が必要なため、その方法は一般に精密で複雑なものになり勝ちである。ノ イバーダは新しいカット−スプライス法を提案している。ノイバーグによれば、 ピンチを下げる場合には、セグメントが始まっているか、終っているかに関係な く、−閾のエポックと同じ長さの複数のセグメントを削除しくピンチを上げる場 合は繰返し）で良い結果を得Ｃいる。

このことは、数多くの発声音に対して連続エポックがいくつものピッチ周期に亘 って同一ピンチ周期の殆んど同一な波形の繰返しを含んでいると云う特性から説 明することができる。したがって、ピッチ周期に等しい長さの如何なるセグメン トを削除しても、それはビンを周期のカデンス（音声の下降調）を含んでいるこ とになる。この方法は、波形パラメータのマツチングにの与微視的観点から心を 砕いているスズライジング方法からは得ることは出来なかったものとして、また 理論的には真のピンチ同期システムよりも容易に達成でれる大改良ＶＣ結びつく ものとして述べられてきた。更に、この方法では、エポック毎にピンチ周期と波 形が変化しない程度のものであれば、一つのセグメントの終点と、他のセグメン ト（その間で一つか二つのピッチ周期が削除されている）の始点はレベル、スロ ープ等に関して、しばしばよくマツチするので、倣視的センスから見ても波形マ ツチングの程度が自動的に可成り良いも本発明によれば、圧縮、引き延しによっ て生じたそれぞれのギャップを埋める削除インターバルまたは繰返しインターバ ルを、選択可能な再生スピードで録音テープを処理することができるシステムや 、実時間ピンチ・ゾフテインダ用のシステムに於て、エポックの自然スプライシ ングによる利益を実現できるように、実際の音声信号から誘導きれるグロッタル ・パルス信号に従って制御し、かつ低コストで量産可能なピッチ変化・カント− スプライス・システムが提供されるものである。本発明においては、従来のマイ クロプロセサ・ロジックを適用し、必要な音声のサンプリング、データ変換、蓄 積、読み出しを行うと共に、圧縮、引き延しのいづれのモードに於ても、書き込 み、読み出しポインタが集中した場合に要求８れるメモリ内でのジャンプ・イン ターバルを制御するために、その周期性が利用されるグロソタル・パルス信号を 引出すだめの音声信号解析も行なわれる。数々の変形例では発声音声がない場合 に働く制限回路と、書き込みポインタの位置に密接に連動する第２の読出しポイ ンタを利用している。

それ故、特に圧縮モードの場合には、ピンチ周期削除は、ピッチ周期の計算が音 声入力信号（書込みポインタに与えられる）から行なわれる場合のように、メモ リの深みによって間隔をとられている音声信号よりも現在メモリから読み出され ている音声信号により正確に関係してくる。

図面の説明 第１図は本発明による全システムを示す概念的ブロック図、 第２図は２個の読み出しポインタを備えたＲＯＭメモリの変形例を示す図、 第３Ａ、３Ｂ、３０図は基本システムの全ブロック図、第４Ａ図は書き込み、読 み出しポインタを制御するプログラムおよびディジタル−アナログ・コンバータ 用の出カバソファを示す流れ図、 第４Ｂ図は入力音声信号のアナログ−ディジタル変換および音声入力信号からの グロッタル・パルスピンチ周期信号誘導を示す流れ図、 第５図は第３図に対応する部分ブロック図であり、２個の読み出しポインタによ る動作の変形例を示す図、 第６図は第３図に対応する部分ブロック図であり、適応可能なピッチ周期による 動作の変形例を示す図、第７図は第３図に対応する部分ブロック図であり、ピン チ周期プロセプにおいてより大きいメモリを利用するだめの変形例を示す図。

発明の説明 第１図にランダム・アクセス・メモリＲＡＭＩ　７金利用した本発明の全体構成 を示す。ＲＡＭ１７はアナログ−ディジタル・コンバータ１２から音声入力信号 のディジタル化したサンプルを受け、このディジタル語は書き込みポインタ１に よって逐次的にメモリに＊＊Ｍまれる。メモリは読み出しポインタ２によって同 一のシーフェンスで読み出される。メモリから読み出したディジタル語はディジ タル−アナログ・コンバータ１６によって変換はれ音声出力となる。

メモリは制御ロジック４によって作動をれるアドレス・レジスタ３の制御下にあ る。

制御ロジック４は固定された読み出レート信号ｆｒとｃｆ、に等しい書き込みレ ート信号ｆつを与える。

こ＼でＣは圧縮率で、ピンチ変化が無く、記録レートにおける再生に対する単位 として定義孕れ、圧縮モードでは１より大きく、引延しモードでは１より小ぜく ０より大きい値をとる。書き込み、読み出しボイ／りの現在のアドレスは制御ロ ジック４によって、／ステムの動作制御に使用でれる。二つの量Ｆ、（ｔｌとＦ ｗ（ｔ）によって示芒れる現在のアドレス位置間の差は角度θｔで示でれ、第１ 図では、書き込み。

読み出しポインタ１および２の間の角度間隔として示されている。また、第１図 には、書き込みポインタ１の各反対側で扇形を画定している量θｍａｘと０ｍ１ ０とが示されている。角θｔが一つの値、即ち読１み出しポインタが０ｍ１０よ り小さいかまたはθＩｎａＸより大きくなるような値に達すると、書き込みポイ ンタを新しい位置にジャンプさせる条件が整う。本発明の決定的な水準を構成す るものとして、この動作制御を強張しておく。

本発明による書込みポインタのジャ７１幅は常にピンチ周期の整数倍であって、 同期ピッチ周期の整数倍ではない。即ち、ジャンプはグロツタル・パルスに於い て同期される必要はないが、グロンタル・パＡ、　ス間の周期は、ジャンプが起 るパルス周期の数を決めるその他の重要な因子と共に、ジャンプの大きさを決め る上で必要となる。このことから、グロンタル・パルス３２は制御ロジフク４に 供給てれるパルス信号出力を発生する。

第２図には、第１図のもの＼変形例を示した。こ＼では書込みポインタ１と常に 角θを隔て＼、ポインタ１のスピードで動く第２の読み取りポインタ５がつけ加 えられている。更に音声信号源は第２の読み取りポインタ５の位Ｒにおけるディ ジタル化された音声信号入力から得るようにしである。この判徴によって、後述 のようにグロンタル・パルス周期の現在値が確実にシステムによって利用される 。

以下、第３Ａ、３Ｂ、３Ｃの各図を参照して本発明による好ましい実施例を説明 する。

この実施例の構成は５つの機能ブロック、即ちデータ制御、アドレス発生器、ア クセス制御プロセ丈。

ジャンプ制御およびピッチ周期プロ上′＋Ｏｊに分けられている。これら５つの 構成要素は協働して、連続ループ内で連続的にアドレスされ、必要な短期間のメ モリを行なう従来のディジタル・ランダム・アクセス・メモＩＪ　（ＲＡＭ）　 ｉ　７内に於けるデータの流れ制御を司る。

上述の各ブロックの機能は次の通りである。

データ制御 アナログ音声入出力のためのディジタル・データ・インターフェースヲ与よる。

アドレス発生器 次の入出力に対するアドレスを含む複数アドレスをＲＡＭに与える。

アクセス制御プロセプ ＲＡＭ　Ｋ於ける規則的な誉き込み／読み取りに必要なタイミング信号を与える 。

ジャンプ制御 出力側に於いて「スマー）　ＦＩＦＯＪ清報の部分を与え、「何時」「何処」を 削除し、または「何処」のギツプを埋めるかを決定する。まだ、ピッチ周期プロ セプに対する「ルンクーアヘッド（ふり返り）」読み出しも行う。

ピンチ周期プロセブ ジャンプ制御モジュールに対する程度（Ｈｏｗ　Ｍｕｃｈ）を決定し、音声入力 信号に関して動作し、音声波形の周期性について現時点情報を決定する。以下、 上述の個々の機能ブロックについて詳述する。

データ制御 データ制御はサンプル・データを取扱うだめの単刀直入な処理である。

書き込みブロックはテープ・スピードまたは他ノ′６圧に直接比例した周波数の 正規な信号である。したがってピッチ変化を制御するだめの圧縮率Ｃを導入し、 どの位の頓度で、如何に入力データをディジタル化するかを決定する。圧縮率１ ：１（ｃ＝１）では、書き込みクロックは読み出しクロックと同じ周波数となる 。ｃ＝ｌで、１２．５ＫＨｚのナイキスト（Ｎｙｑｕｔｓｔ）　−ｙ−ンブリン グ・レートによって６ＫＨｚ　の音声帯域幅が許はれる。

最大圧縮は２５：１であるため、書込みクロックの最大周波数は３１．２５ＫＨ ｚ　、そしてアナログ−ディジタル変換器１２は各サンプルに対して３２μｓで 動作しなければならない。ディジタル化されたデータ語（ワード）は各サンプル に対して８ピントで構成される。しかしＡ／Ｄ変喚器１２やＤ／Ａ変換器１６は 必ずしもリニア・タイプのものである必要はなく、形成場れだ８ピントのデータ ・バスの動作域を最大にするよう々技術を用いて差支えない。

入力バッファ１４は、一般の場合、利用出来る処理時間の可成りな部分を消費す るアナログ−ディジタル変換である。この要素は、データ制御とアクセス制御が 互いに待つ必要のない「メイル・ボンクス」から構成逼れている。入カバンファ １４、Ａ／Ｄ変換器が十分に高速で、アクセス制御が新しいデータを鮫求する間 遊ぶよう々場合には必要がない。

アクセス゛ｉｔ’ｌｌ　祷からの入力ストロボおよび出力ストロボ（てよってバ ッファ１４　ｒ　１５は作動でれるが、これらは必ずしも規則的である必要はな い。しかし、規則的なプンプリンタを確保するには、入力サンプルは書込みブロ ックと固定した位相関係になければならない。同様に、出力サンプルは読み出し クロックと固定した位相関係でのみ変化することを許される。入カバン７ア１４ と出力バッファ１５はこの機能を与えるものである。

アドレス発生器 ＲＡＭ１７の深さは５１２個の８ピント・サンプルによって構成されている。し たがって、ＲＡＭに対する各アクセスには９ピントのアドレスが必要になる。

９ピントの順次カウンタは入力サンプルに対してＲＡＭの書き込みアドレスを与 える。このカウンタのだめの最も簡単な認識を考慮して、カウンタは命令信号Ｗ ＣＮＴによって進められる。この命令は書き込みプロセスの流れ図（第４Ａ図） の最終項であってよく、次にセントされるアドレスに対する書き込みブロックの 殆ど全周期を許すものでらる。

９ビツトのリセツト・カウンタ１９は読み出しアドレスと、出力サンプルに対す る非逐次インテリジェント・アクセスを用意する。このカウンタはアクセス制御 とジャンプ制御からのタイミング信号の合成命令下にある。

これ等２個のカウンタ出力のいづれか一方は、ポインタＭＵＸ１　Ｂと呼ぶ９ピ ントの並列マルチプレク丈を介してＲＡＭに対して異なる時間で出力嘔れる。

アクセス制御プロセサ この機能ブロックでは詳細なタイミングと、ＲＡＭ１７におけるデータにアクセ スするための判定ロジックが示されている。このプロセサはプロセサ・クロック ２５によって制御され、かつ２個の非同期書き込み／読み出しによって時分割さ れた単独プロセサであり、その機能と構造はミニまたはマイクロコンピュータの 阻止機構似てなくはない。

第４Ａ図の流れ図では、アクセス制御プロセサの遊び状態を流れ図の端子ＷＡＩ Ｔ２によって示しである。

この状態では、プロセサは書き込みブロックまたは読み出しクロックのいづれか 、または同時に両者からブービス命令を待っている。

一つの丈−ビス命令が独立に下されると、ハードウェアのフリップ・ブロック２ ３は要求式れるサービス、即ち書き込みか、読み出しかの命令に従って、その処 理に応する適当な状態にセントされる。

サービス命令が同時発生した場合には、フリップ・７０ツブ２３は「フィルダー ス・チョイス」（選択）を行って、サービス要求に対して只１つの処理を選ばな ければならない（ＲＡＭは一時に只一つしか扱えない）。いづれの処理にしろ、 それが完了すると、処理完了通知がなされる。この通知はなされた要求をクリア する動作と、その処理を開始させだ−・−ドウエア装置をリセフトする動作とか らなっている。　これ等の装置はＴＩＣＫレジスタ（２１，２２）と呼ばれ、殆 んどの場合、簡単な１ビツト・メモリ装置によって構成することができる。そし て、その作用は、書き込み、または読み出しブロックの周期毎に只一つの丈−ビ ス要求を与えることにある。このレジスタはメモリを有することから、自身のブ ロックとアクセス制御プロセサの間に立って［−メイル・ボックス」の役割を果 すことになる。したがって、若し読み出しクロックが新しいブービス要求をした 時、アクセス制御が書き込み処理中であれば、そのサービス要求は、プロセサが ｒｗＡＩＴＪに戻るまで待ち状態に置かれる。

書き込みまだは読み出し丈−ビスに関しては竹に指定逼れた優先順位はないこと に注意すべきである。

ロジック回路は意途的に、出力アクセスに対する次の非逐次（ジャンプ）アドレ スを造り出す。それはアクセス制御プロセサの制御下にあって、かつ読み出し、 書き込みと云う２つの処理にか＼る機能を調整する最低限の制御メモリを含んで いる。

次に流れる図第４Ａ図Ｄ　Ｉ　Ｇ　Ｉ　ＴＡＬを参照する。ＲＡＭの各々におけ る、そして総ての書き込みアクセスにおいて、Ｗ／Ｐ　ＭＵＸ３１　（流れ図中 ではΔＭＵＸ）はｗ”にセットされ、（±／−）は（−）とセットされる。これ によって、符号付加算器２６は書き込みポインタと読み出しポインタを比較する 。若し、ロジックがジャンプの判定を下すと、読み出しポインタはｎΔＰだけ移 動（前または後）する。こ＼でΔＰはピンチ周期であり、ｎは整数である。

アラート検出器２７は符号付加算器の出力を調べその判定をＪＵＭＰフリップ・ ７０ツブ２９に貯、する。

ジャンプ判定は、／ステムが圧縮にセットサれているか、引き延しにセラトチれ ているかによって異る。その詳細は流れ図に示した。圧縮モードか、引き延しモ ードかは＋／−７リツプ・フロップ２ＢＶＣよって決定され、このフリップ・７ ０ンプ２８は差Ｒ−Ｗの符号を比較する。この評価は、書き込みポインタが読み 出しポインタのθｍｌ、ｔたは０ｍａｘの中に移動したかどうかを判定すること ５等価である。

ピッチ周期プロセサ このモジュールはグロンタル・パルス周期を測り、ジャンプの大きさに対して一 定のアクセス値ｎΔＰを中央メモリはＲＡＭ１７であり、ＲＡＭはアドレスを要 求し、データの授受を行なう。データ制御はデータを堆扱い、書き込みか、読み 出しかに従ってデータの出し入れを制御する。書き込みは一定のアドレスに於い て実行てれ、このアドレスは古き込みポインタの指定を受ける。読み出しは読み 出しアドレスから行なわれる。プログラムはＲＡＭに対して書き込みか、読み出 しかいづれか一方しかアクセス出来ず、両者を一度にアクセスすることが出来な いので、ＲＡＭに単独のアドレスが届くように、２つのアドレスはマルチプレク サ・ポインタＭＵＸｊ８で結合されねばならなくなる。この場合、アクセス制御 が書き込みと読み出しを調整するので、両者を区別することができる。非同期信 号即ち、書き込みクロックおよび読み出しクロックによって駆動きれるゾロセン プは固定的な関係を持ったいか々る位相をも持っている必要がない。

書き込み、読み出しの選択は非定４状、すｙｃりるフリップ・ブロック２３によ って行われる。その状態テ（７）７１Ｊツブ・ブロックからの両出力は区別でき ない。書き込みブロックか、読み出しクロックまたはその両者が認識されると、 フリップ・フロップ２３はその定義状態の−に入り、書き込みか、読み出しかを 選択する。

書き込み、読み出しブロックは周期性を備えている。書き込与りロンクの先端は フリップ・フロップ２１によって検出され、読み出しクロックのそれはフリップ ・７０ツブ２２　（ＴＩＣＫレジスタ）ニよって検出される。これ等回路の出力 Ｑけｊ１＠込み／読み出しフリップ・７０ンブ２３のセット／′リセント入力に 与えられる。そのため、クロックの上りエツ明細書 ヂはフリップ・フロップをトリガして書き込みか、読み出しかを決定する。要求 が無い場合には、即ち新しい作業が修了した後では、入力クリップ・クロック（ ＴＩＣＫレジスタ）は休止状態に入る。そのため書き込み、／読み出しクリンプ ・フロップ２３のセント側にも“Ｚ　０Ｗ１１リセツト側にも“ｔＯＷ　”“が あり、出力が非定義状態にあって判定がなされない。しかし、セントのいづれか 一方が解除されると直ぐに、定義状態のいづれか一方を採るようになる。これに よって書き込み、読み出しのいづれかが選択される。これは、いわば「フィルダ ース・チョイス」と称されるもので、そこでは書き込み／読み出しフリップ・７ ０ンブがフィルダーで、両プロセス、即ち書き込み処理、読み出し処理を提供す ることができる。両要求が同時発生した場合にこのフィルダース・チョイスが行 われる。処理は単時間で完了し、一つが修了すると直ぐ次の処理が要求式れ、実 施テれる。

プロセス・クロック・ステイト・マシン（ＰＣ８Ｍ）　ハＲＡＭに入って来るデ ータ・パンケージに対する個々の順序を決定する。何故なら：ｒｆ、、ＲＡＭは ４個の入力／出力−４ピット−を有し、ＲＡＭｌＣｌ個の８ビツトデータを書き 込むために２つの書き込みが必要になる。同様にして、２個の４ピント・・・シ ンケージ、即ちまとめて１個の８ピツトの出力ワードとなる２個の４ピント・ニ ブルを検索するために２個のプロセスがある。

は初期遅延を与え、そのため新しい処理を行ったいかなるプロセスも復帰時間を 持つことができる。次に、第１の４ビツト・ニブルが発生し、最後に第２の４ビ ツト・ニブルが発生して処理が完了する。アクセス制御プロセ丈は、自分が今何 をしているか、即ち読み出しているか、書き込んでるかを知っているので、上述 の３−ステップ・プロセスの間に、している作業の一つを確認することができる 。クリップ・フロップ２１または２２がＰＣ８Ｍをスタートさせると、アクセス 制御プロセブが２１または２２をリセットする。要するにＰＣ８Ｍが一つの動作 を完了すると、完了した動作を確認する。もし、途中で、今していない動作がセ ットされると、している仕事の完了次第セラトチれた仕事に直ちにか＼れるよう に準備が行われる。

ＰＣ８Ｍ２５はフリップ・フロップ２１または２２から来る書込みクロックまた は読み出しクロックのいづれかによってスタートが切れる非同期クロックを有し ている。両りロンクが完了するとＰＣ８Ｍは遊休状態に入る。送られて来る書き 込みクロックおよび読み出しクロックの各々に対してＰＣ８Ｍの単一サイクルが 約束されている。

９ピントのリンプル・カウンタ２０は簡単な逐次様式で書き込みアドレスを次々 と保持し、５１２のアドレスが終るとアドレスＯに戻る。このカウンタに対する リセットはない。リンプル・カウンタ２０は自動的に循環する９ビツト・アドレ スを簡単に造υ出している。他方、読み出しカウンタ１９はプリセット可能なカ ウンタで、望みのプリセント数を想定して作動式せることが可能である。その数 はジャンプ制御からＲ，ｔｎＰとして得ることができ、これはカウンタ１９のプ リセントのだめの９ピント・アドレスである。ロード制御３０が確定し、かつＲ カウントのＲＣＮＴが先行エツジを持っていると、そのプリセントを認める命令 がカウンタ１９によって認識でれる。ジャンプ制御における負荷制御はカウンタ １９に対してステアリング信号を与え、かつアクセス制御プロセ丈によって与え られる読み出し／書き込みタイミングの一部となる。もし、ＰＲＥＳＥＴ　ＬＯ ＡＤ信号がＲカウント以前に確認嘔れると、Ｒ＋ｎΔＰのプリセント数はプリセ ント可能なカウンタ１９Ｖｃ加えられ、これがジャンプを構成する。

ジャンプが必要となるまでは９ビツトのプリセット可能カウンタ１９の動作はカ ウンタ２０と全く同じである。即ち、それはアクセス制御プロセスから来るＲカ ウントの信号ＲＣＮＴの命令で動作する。それ故、いかなる読み出しにも先立っ て、カウンタ１９は一アドレス毎にカウント・アンプする。アクセス制御プロセ スは作業の第１順序として９ビツトのプリセット可能なカウンタ１９がアドレス をセントする時間を考慮した遅延時間を与える。そしてアドレスは、データがデ ータ制御タイミングに従ってストロボを受ける前に、ポインタＭＵＸＩ　８を介 してＲＡＭ１７にセントされなければならない。

ＲＡＭの出力は読み出しクロック１１からの信号の先行エンヂに関してのみ新し いアナログ値を想定することを許される。それ故、出力バンファ１５は、ＲＡＭ が読み出されている間およびデータが出力に廻されなければならない間緩衝動作 を行う。

ジャンプ制御はピッチ周期の整数ｎΔＰによってインターバルを決定する。後述 のピンチ周期プロセブはその数がなんであるかを決定し、ｎΔＰバスと称するバ スにその数を乗せる。したがって、９ピントの数がｎΔＰバス上層上続的に利用 することができ、ジャンプが必要の時にはいつでもジャンプの太き芒を決定する ことができる。圧縮モードの場合、ジャンプはより高いメモリに対して行々われ 、引延しモードではより若い（ｅａｒｌｌｅ？）メモリに戻らねばならない。そ れ故Ｒ＋ｎΔＰとｌ’Ｌ−ｎΔＰはそれぞれ圧縮と引延しに対応することになる 。このジャンプを達成するためには、９ビツトの符号付加算器２６からの現アド レスをｎΔＰに加え、そしてＲｆｎΔＰバスにアドレスを新設し、ジャンプの必 要時に備えることになる。マルテプレクｖ　Ｗ／ΔＰ　ＭＵＸ３１　は同じ９ビ ツトの符号付加算器がジャンプ後の新アドレスを作り出すばかりではなく、現在 読み取っているアドレスＲと現在書き込み中のアドレスＷとを比較し、何時ジャ ンプが必要かを判定させるようにしている。加算器２６はその一動作毎に、書き 込みアドレスを常にモニタし、そのアドレスと読み出しアドレスの現在数値とを 比較する。これを行なうためにジャンプ・フリップ。

ブロック２９からの信号は通常はリラックス状態（Ｗ／ΔＰＭＵＸはＷ−位置に セントてれる）にあり、それ故、アラート検出器２７は読み出し値ＲとＷを常に 比較することができる。圧縮、引き延しモードのそれぞれに対して、異ったアル ゴリズムによってジャンプが何時必要かを決定している。しかし、一つの条件で ジャンプ時期や圧縮か引延しモードかを決定することも可能である。

アラート（警報）検出器２７は加算器２６の出力をモニタして何時警報状態が生 じたかおよび書き込みポインタと読み出しポインタが一致した時に発生する信号 の不連続性を避けるために何時ジャンプが必要かを判定する。警報状態になると 、ロード制御３０は信号を受けて、読み出し書き込与タイミング信号Ｒ／Ｗタイ ミングを結合し、Ｒカウント信号の直前でロード信号を只１度だけ発する。した がってジャンプの必要性が生じた各々の時間に只１度だけのジャンプが行われる 。

プラス・マイナス・フリップ・ブロック２８はアラート検出器の状態をモニタし 、それによって動作が圧縮か、引き延しかを判定する。引き延しの場合には、９ ビツトの符号付加算器２６が現在マイナスの符号であると想定する信号キャリイ Ｃｙ（９ビット符号付加算器２６の一部をなす排他的論理和ＯＲを感する）を宣 言する必要がある。云うなればＲ−ｎΔＰと云う差を堆ることである。同様にフ リップ・ブロック２８は、ジャンプ・フリップ・ブロック２９を作動させるだめ の書き込み、読み取りアドレス間の比較に際してはマイナス状態にあることが必 要になる。

ジャンプのｆ　ｎΔＰはピンチ周期プロセｖＶｒ、よって決定される。この回路 はアナログとディジタルの合成回路からなっている。入力音声信号はグロンター ル・パルス検出器３２に加えられる。検出器３２はＣの値を与える種々のスピー ドに於いて入ってくる音声を追跡するフィルタであることが多い。テープレコー ダの場合のように、もし再生スピードに変化がある場合には、検出器３２はこれ 等を追跡し、最初に記録烙れた周波数に対してパラメータを正規化する。検出器 ３２は音声ピークをモニータして、スタート／ストップ移行ロジック３６に対し 新ピークの発見毎にこれを報告する。

９ビツトのリップル・カウンタ・ブロック３３は書き込みブロックＷＣＮＴで連 続的にカウントを続行する。そして最新のカウントを９ビツト・ラッテ３４に与 え、スタート／ストップ・ロジック３６から来る信号を受取る毎にカウントを再 び開始する。スタート／ストップ移行ロジック３６はＵＰＤＡＴｇ　ＩＮＨＩＢ ＩＴと称するもう−りの入力をジャンプ・フリップ・ブロック２９から受け取る 。この入力は、ジャンプが生じた瞬間の変化からΔＰ　を保持するために必要で ろる。その場合、Ｗカウントとは非同期状態にある９ビツト・リップル・カウン タの移行は十分長い間保持され、データが利用可能状態にある読み取りサイクル の間９ピントのラッチ３４を乱ずことがない。

このあとアンプディト（刷新）動作が起る。制限検出器３５は９ピントのリップ ル・カウンタ３３の現在（ｉ１１モニタする。このカウンタは成る最小値に達す るまでカウントを続行する。その最小値に到達するまでは、たとえ他のスタート ／ストップ信号が生じても、それは無視てれる。その最小値を越えると、検出器 ３２からの新しいグロンタル・パルス・ピーク検出がスタート／ストップ移行を 開始はせる。リンプル・カウンタ３３が、検出器３２によってグロンタル・パル ス・ピークを検出しないま一致る畿犬カウントに達すると制限検出器３５はその 最大数を太きすぎる数として拒否し、その場合アップデート動作は起らない。こ の場合にはラッテ３４にある最終値が使用される。９ビツトのランチ３４は常に 、必要とあればｎΔＰに利用できる数を用意している。

こうした柔軟性は、必要事項の一つである。何故ならばジャンプ制御によって行 われるジャンプは読み出し、書き込みポインタの関係によって要求てれ、かっこ の要求が検出器３２によって検出てれるグロンタル・パルスの発生（またはいか なる信号水準）とは無関係に６る時にだけ行われるものだからである。

１０ｍ５から２０ｍ５の範囲にあって、出力信号に対して正規化されている制限 検出器３５の制限値が良好な結果を与えることが知られている。有効グロンタル ・パルス周期に対するこのインターバルは５０Ｈｚから１００Ｈｚのピッチ（即 ち基本周波数）範囲に対応するものである。もし、入って来る音声信号がより高 い周波数にあれば、慣出避れるｎΔＰは最小制限値（１０ｍ−ａ）　に近くなる 。これは検出器３２から来る検出されたピークが高い周波数を持っていることに 起因している。即ち、制限検出器３５がその最小数に到達すると、ピークが発生 し、そしてスタート／ストップ３６はその１０ｍ５に近い数を９ピントのラッテ ３４に加え、もう一つのサイクルをスター）１せることになる。同様に、もし無 声音が生じた場合（例としてホワイト・ノイズ）には最小数は９ビントのラッチ ３４に累積される。１０ｍ８より大幅に小さい最小値は、不必引に高い処理レー トとなり、また最大値を上げることはメモリ容量によって制限される。本実施７ 例においては、最大値をメモリ容量のＨに選び、９ピントの符号付加算器２６か らの数の符号決定を便利にしている。

＠４Ａ図および第４Ｂ図に示すように、システムはプログラム制御によって作動 し、書き込みポインタが読み出しポインタに接近した時にジャンプを指示する。

流れ図はＷＡＩＴｌおよびＷＡ　Ｉ　Ｔ　２　から始まる２つのプロセサを有し て画かれておシ、ＷＡ　Ｉ　Ｔ　１はプロ七７１の系統を、ＷＡ　Ｉ　Ｔ　２は プロ七″Ｆｊ２の系統を示す。

システムは同時に協働する別々の−・−ドウエア要素を備えているので、単一プ ロセサはない。以下、システムの動作をプロセサ記号ＷＡＩＴ１　、　ＷＡＩＴ ２　ヲ用いて、同時進行するプロセスがあることを示しながら説明する。

第３Ｃ図に示すアクセス制御プロセサはＷＡ　ＬＴ　２に始まる流れ図のように プログラムきれている。二つの競合プロセス、即ち書き込みクロックプロセス（ 第４Ｂ図）および読み出しクロックプロセス（第４Ａ図）があり、それ等はプロ 七ｖ、Ａ２に対して待機状態におる。プロ七＋ｊ４２は、読み、書きを同時に進 行することができないランダム・アクセス・メモリ専用でろる。判定ブロック「 ＡＮＹ　ＴＩＣＫ？Ｊはアクセス制御プロセサが待機状態にある間待機ループ上 で、動作している。アクセス制御プロセサは二つのチック（ＴＩＣＫ）レジスタ ２１．２２は備え、いづれか一方のチック・レジスタがセットされると、判定ブ ロックは「是」となって次のブロック「次の１つに対してスリップ・フロップ： 読みその他書き」（クリップ・フロップ２３）へ進む。まづ「書き」のブイクル をとって見ると、プログラムはＡ／Ｄコンバータ１２に信号を送り、入カバソフ ァから外に出る（第４Ｂ図１バンファ動作中？」）。次いで、若し、バッファが 作動していたものであれば、ある時間を置いてバッファをクリアする。この動作 は「クリア書き込みプロセスチックレジスタ」として流れ図に示はれている。こ の操作は何時行ってもよいが、この段階で行うことの方が便利である。次に入力 バッファはランダムアクセスメモリに転送される。（第３Ａ図で云うならば、入 力バッファ１４は入力ストロボによって処理され、・データは双方向Ｉ１０を介 してＲＡＭ１７に書き込まれる゛）。次い・で、その特定時間内に変換動作を行 っていれば、Ａ／Ｄコンバータはクリアδれる。次のステップ紘ポインター・ア ラートのチェックである。こ＼ではジャンプ制御のだめの９ピント符号付加算器 ２６が用いられ、２個のポインタの分離状態が崩れたかど゛うかをチェックする 。プログラム進行中の殆ん・どの時間でこの崩れは見られないから、ポインター ・アラートの判定は「否」である。

書き込みプロセスの残り作業は、書き込みポインタを進めることで、あり、これ によって９ピントのりツル・カウンタ２０がカウント・アップされる。次いで、 プログラムはＷＡＩＴ２に戻る。書き込みプロセスのチック・レジスタはクリア されたから、プログラムがＷＡＩＴ２に帰ると、判定ブロック「何かチック（Ｔ ＩＣＫ）？ｊに進む。そこには書き込みクロックから釆ているチック信号はない 筈である。しかし読み出しクロックからのチック信号が認識された場合には、上 記の判定ブロックは「是」となり、「読み、その他書きのうちの一つ」と云うス テップＶこ進み、書き込みが修了しているので「読み」のステップを選択する。

読み出しプロセスでは、ポインタＭＵＸをスイッチとして、カウンタ１９から９ ビツトの読み出しアドレスを選択する必要がある。このステップは読み出しプロ セスの時のみ行われる。何故なら書き込みプロセスは書き込みアドレスが常に利 用できるからでろる。次にプログラムは読み出しポインタを進めてＲカウントの 信号ＲＣＮＴを変化させ、カウンタ１９をＲ＋１とする。この場合、たとえジャ ンプがあってもカウント増加がめることに注意すべきである。次のステップはカ ウンタ１９の出力ライン上にカウントを定着させたことを確認するだめの無条件 遅延を行うステップである。　。

この段階は、この読み出しブイタルをスタート芒せた読み出しプロセスのチック ・レジスタをクリアするのに都合がよい段階である。指定されたアドレスによっ てＲＡＭから出力バッファへとデータを読み出す。この段階での、読み出しは、 音声出力への直、接読み出しではない。何故ならば出力にシタリング（ｊｉｔｔ ｅｒｔｎｇ）を生ずることになるからである。出力が正規のものになるように、 ＲＡＭから読み出したデータを出力バッファに書き込む。

出力バッファ１５はＤ／ＡコンバータＤＡＣ１６に接続されているが、それ自身 でランチ回路を内蔵しているので、　ＤＡＣが接続されていても、データの最終 部分まで出力上に保持されている。このことは流れ図の右上部に示されている。

ストロボは常に読出しクロックの先行エンヂに作用する。パン７アにあった最終 値は、それが最終読み出し値であった場合にはＤ／Ａコンバータ１６と併存する ランチ回路に転送される。この読み出しクロックはまた、チック・レジスタをト リガするので、同時間にそのバッファを占有する読み出しサイクルは無いことに なる。

ＲＡＭから出力バッファへのデータ読み出しが終ると、プログラムは「ジャンプ ・クリップ・クロックのセント？」と云う判定ステップに進む。ジャンプ・クリ ップ・クロックは書き込みプロセスの一部でろる。若し、これがセントされてい なかった場合には判定ブロック出−力は「否」となり、読み出しポインタＭＵＸ 香な込み選択に戻し、再びプログラムはＷＡＩＴｌに帰る。。

読み出しプロセスが修了すると、プログラムはりｏ７りＲＣＮＴが一度”Ｌｏｗ ”に行き再びｈ１ｇｈ’　に戻るまでれ読み出しステップを実行しない。もし、 読み出しプロセスのめと、書き込みクロックがチック・レジスタ中にデータをも たらせば、プログラムは再び、直ちにそれに追随し書き込みサイクルを実行する 。書き込みブイクル実行状態に対しては、ポインタ・アラートは、通常はＷ位置 を占めるＷ／Ｐ　ＭＵＸを持った９ピントの符号加算器２６を用−て、読み出し たアドレスとこの最も新しい書き込みアドレスとを比較する。もし、ポインタ・ アラートが「是、ｊであれば（換言すれば、２つのポインタに嘔し迫って衝突が 予想てれる）、アラート検出器２７はその状態に対して宣言された信号を受けて 、ジャンプ・フリップ・フロップ２８をセットするのに利用される。

ジャンプ・フリップ・７０ツブがセットされると同時にＷ／Ｐ　ＭＵＸはΔＰ位 置に継がれる。何故なら、次のステップは読み出しプロセスに対してｈΔＰを採 用して、ジャンプを実行することがステップだからである。ポインタ・アラート をセットするためには、一つの比較ステップが要求されろ。即ち、十／−フリッ プ・７０ツブ２８は常状マイナス状態にセットされている。何故なら差を取るこ とは比較行為と等価な行為とがるからである。ジャンプ・フリップ・クロックが ジャンプ実行にセントされ、９ビツトの符号付加算器が加算器として正の状態で セラ＋１れると、圧縮モードにおけるジャンプ実行となる。その場合フリップ・ フロップはプラスにセット式れる。

同様に引き延しモードではマイナスにセットｉれる。

極性の判定方法は、Ｒ−Ｗの符号を見るために９ビツトの符号付加算器の出力を 調べる方法を採る。９ビツトの符号付加算器から来るすべてのビットは、それら がプラスであるかマイナスであるかについて検証式れる。若し、それらビットが 小さくかつ正であれば、ポインタは前足の方向即ち圧縮の方向に入って行ってい るために違−なく、もし、負であれば引き延しの方向に入って行って−るために 違いないからである。符号が決定式れたとしても、プログラムは書き込みプロセ スにあるから、ジャンプは無い。

プログラムがジャンプ・クリップ・７０ツブをセリトン、読み出しプロセスの中 の判定ステップ「ジャンプ・クリップ・クロックのセット？」に向って進む。次 の読み出しプロセスにおいて、プログラムハジャンプ・フリップ・フロップに判 定をめる。そして、セットが完了しているため、分岐する。これによってＲがＲ 土ｎΔＰであると読み出しポインタをジャンプさせる。この場合のプラス、マイ ナスはプラスまたはマイナスＪクリップ・クロックによって決定される。このフ リップ・フロップは書き込みプロセスの間に、圧縮状態でセントされたものであ る。

ジャンプが起るとジャンプ・フリップ・フロップはクリア式れ、書き込みプロセ スが実行でれたジャンプを確かに要求した事実を確認する。このようにして、プ ログラムは只１度だけジャンプを実行し、次に再び条件が整うまでジャンプは実 行されない。

さて、Ｗ／ΔＰ　ＭＵＸ３１　は書き込み位置に於ける正規の状態に復帰し、グ ラス・マイナス・フリップ・７０ンブ２８はクリア式れて正規の状態、即ちマイ ナスに戻る。繰返し動作のためには、書き込みプロセスに於て、二つの状態即ち マイナスおよびＷ位置にある状態は、ジャンプが必要かどうかを決めるためにＷ とＲを常に比較する必要がおる。第４Ａ図の最後のステップはポインタＭｔｌＸ を正規の位置即ちＷＲＩＴＥに進めるステップである。

Ａ／Ｄコンバータ１２に対するプログラムは第４Ｂ図のＷＡＩＴｌに始まる流れ 図に示されている。チック・レジスタ２１は書き込みクロックをモニタする。

書き込みクロックの先行エッヂが生ずると、このプロセサはＷＡ　Ｉ　Ｔ　２に 始まるプロセサがしたと同様の方法でそれを確認する。このプロセサの最初のス テップは、このチック・レジスタをクリアし、アナログからディジタルへの変換 を行うステップである。そのデータを記憶するかどうかを決めるために、入力バ ッファ１４が作業中かどうかを調べなければならない。何故なら、ＷＡＩＴｌの プロセスは同時にアクセスできるからである。もし、バッファ１４がフリーであ れば、判定ステップ「バッファは作業中？」の判定は「否」となる。これによっ てＡ／Ｄコンバータ１２による変換が実行でれ、入力バッファ１４にデータが取 り込まれる。プログラムは直ちに復帰し、もしＷＡ　Ｉ　Ｔ　２プロセスがバッ ファからステイアウドを指示しない限り、他の変換を開始する。

ディジタル変換を受けようとしている同じ音声アナログ信号は、アナログピッチ 周期検出器３２によって、グロンタル・パルスを検出し、ピンチ周期が開始され たかどうかを判定するのに利用される。

ＷＡＩＴ３に始まる流れによって、もう一つのプロセサ（一つのカウンタと幾つ かのゲートから構成される）は音声入力のグロンタル・パルス間のインターバル をカウントする。まず初めに、プログラムはビークカウンタ３３を不能化し、入 力パルスを伴侶させて、カウントをゼロにセントし、次いで、新しいグロンタル ・パルスの出現を待つ。カウンタ３３はスタート状態、即ちゼロにリセンｈ−ｇ れる。カウントされたピンチ周期の最終値は、９ビツトのランチ回路３４に入れ られるので失われることがない。グロッタル・パルスがアナログ・パルス検出器 ３２から入って来ると、プログラムは丁ピッチ周期の開始？」と云う判定ブロッ クの「是」側に進みピーク・カウンタ３３を可能状態に置く。これによってＷカ ウントの信号ＷＣＮＴは９ビツトのリップル・カウンタ３３の右側に入る。この システムによって、グロンタル・パルスをモニタし、各カウント毎にカウンタは 進み、ＰはＰ＋１になる。制限検出器３５は上限カウントにオーバランがあるか どうかを調べ、もしカウントがメモリ容量のはソ３／４である３８４より大であ る、即ち約２０ｍ１１を越えてるかどうかをチェツクする。もし答が１是」であ れば、カウントは上限を越えているので、グロンタル・パルス間に長いインター バル（正規のスピーチで考えら九るものよりも長い）がめったことになる。即ち スピーチ（音声）に途切れが生じていたことになる。ジーヤンブはこのような信 号に基いては実行されるべきではない。何故なら、それは定常状態ではないから である。この場合にはプログラムはそのま＼解消でれ、ＷＡ　Ｉ　Ｔ　３に戻る 。プログラムがこの分岐路をたどっても９ピントのランチ回路３４にちる数は変 化しないものであることに注意すべきでおる。

もし、数がその最大値より小でければ、プログラムはピッチ周期が終了したかど うかを尋ねる。もし、グロンタル・パルスがあれば、カウントは停止され、Ｐカ ウンタの数が９５より犬かどうかを調べる。これは任意の制限であって、こ＼で は１０ｍ５の最小限度に相等するものである。もし数がその大変小豆い最小限度 より大きければ、良いピッチ周期と呼ばれる。何故ならば、良いピンチ周期（即 ち、有声ピンチ）を構成するものは、Ｐカウンタの数が３８４に等しいかまたは それ以下でろって、かつ９６より大きくなければならないからである。次いで、 プログラムはジャンプ・７リンプ・７０ンプのセント状態を尋ねる。ジャンプ・ クリップ・ブロックがセットされていれば、２ンテ３４Ｖｉ変化を受けない。何 故なら読み取りサイクルがそれを同時間に使っているからである。ジャンプ・ク リップ・ブロックがセットされてなければ、読み増りブイクルは９ビツトのラッ テ３４にあるｎΔＰを使おうとしていないのでＪＰバッファは更新される。その 場合、９ビツトのリンプル・カウンタ３３からの数は９ピントの保持ラッテ３４ に転送され、サイクルが完了する。

１つのブイクルが終ると、新しいブイクルが開始される。プログラムはピークカ ウンタを不能可し、カウンタをゼロとし、そして「ピッチ周期の開始？」と云う 判定ステップに戻る。この場合、判定は「是」となる何故ならば一つのプログラ ムの始まリハ、他のもの＼終りを告げるか、またはこの逆であるからである。若 し、「是」であれば、プログラムは［Ｐカウンタ可能化」と云うステップに次の ループ即ち「ＷＣＮＴ？」の判定ブロックの「否」ループに留ることになる。こ れは、各書き込みブイクルに対してＰカウンタを進め、ピンチ周期のもう一端が 見出されるかまたはカウントが上限を越えるかするまで、そのカウンタを進める 待機時間である。カウントが３８４以下であればループはピンチ周期の終りまで 繰返される。そして、判定ブロック「ピッチ周期は終り？」）判定が否、即ち次 のグロンタルパルスが起っていない限り、プログラムはループを廻り続は新しい 書き込みカウント毎ＫＰカウンタを進める。このようにして、プログラムはグロ ンタル・パルス間の書キ込み９゛イクル数を数え、そしてこのインターバルが見 つかると９ピントのラッチ３４に与える。

第５図ＶＣは、第２図に示す２ポインタ・システムの制御の変形例を示した。第 ５図にはこの変形例の説明ｒ必要な部分を第３図から取って示しである。

この実施例はグロンタル・パルスの検出と、読み取りポインタのジャンプのため にこの情棒を利用するとと＼の間にろる大きな時間的運牡の問題の解決策として こ＼に述べるものである。この実施例によれば、書き込みポインタに対して一定 の位置関係を持った補助読み取りポインタを設け、かつそれをグロンタル・パル ス検出器３２に対してデータを供給する目的だけに使用することによって動作改 善がなされるものである。

この読み取りポインタＲ２からのデータはもう一つのＤ／ＡコンバータＤＡＣ３ ７を介してメモリから読み出され、もう一つの出力バッファ３６によってバッフ ァされる。通常のＤＡＣのスピード能力によっては、単一のＤＡＣで第２の「Ｒ ２アナログデータ」を用意する多重容量性をもって動くことが可能である点に注 意すべきである。

ＤＡＣを追加するか、または単一の多重ＤＡＣで行くかどうかによって、追加の ストロボタイミング信号がアクセス制御プロセプから要求でれることになる。

このＲ２ストロボと称する信号は、書き込みクロック・オンド（ＯＤＤ）から生 ずるＲＡＭへのアクセス要求に応じてアクセス制御プロセ丈によって発生される ものである。

書き込みブロック１０はこの実施例によって改善目的のためにその周波数に於い て必然的に２倍操作を受ける。２による除算クリップ・フロップ３８は２つの交 番信号を送信する。その−っは書き込みクロック・イーブン（ＥＶＥＮ）　であ って、これは第３図のシステムと同じ方法、同じ周波数でＡ／Ｄコンバータ１２ に信号を与えるのに使用される。メモリにディジタル・データを書き込むだめの ＲＡＭへのアクセスは、基本システムに類似の方法でこの信号から同期される。

新しい信号である書き込みオツド（ＯＤＤ　）は、各書き込み間で読み出しプロ セスを行うためにアクセス制御プロセサを用いてＲＡＭへのアクセスを実行する 。

そのためこの新しい読み出しプロセスは書き込みプロセスと同じ制御レートで実 行される。書き込みプロセスの書き込み動作は基本システムに於けるものと同じ であるが、新しい読み出し動作が追加式れた為に、音声入力信号は、グロンタル パルス検出器３２に与えられる以前に時間軸に沿って有効にシフトすることがで きる。

アナログ・グロンタル・パルスに関しては、付加式れたＤＡＣの機能が必要とな る。この付加機能はＤＡＣ３７を加えるか、または第３図のＤＡＣ１６を適宜多 重化しそれに続いてアナログ・デマルチプレクシングを行うことによって得るこ とができる。

ディジタル・グロンタル・ノくルス検出器に関しては、書き込みプロセスに対し て読み出しを付加することだけが要求される。

処理されるデータがいづれのタイプであっても、以下の説明は前述の音声入力信 号の時間軸ソフトを行うための話になる。

９ピントのリップル・カウンタ２０は基本システムと同じ書き込みポインタ・カ ウンタである。４ビツトの加算器３９とＷ／Ｒ２選択マ選択マルチプレロブ４０ る新しいオフセント構造によって時間軸シフトが可能になる。

１２８のオフセット・コードの例を４ビツトの加算器３９への入力として示した 。この数は９ピントコードの上位桁４ビツトによって衣わせる数であれば、どん な数字でもよい。１２８は５１２の書き込み可能なアドレスの１／４　として採 ったものである。４ピント・オフセント・コードのうちの最小可能値は３２であ り、データメモリの深場の６−チに相当する。更に６−チ増しにした他のコード も可能である。

第２のＲ２アナログ・データはタイミング信号であるオフセット選択と書き込み クロンクイーブンの位相関係によって、誉き込みポインタに先立つか、またはそ の後にメモリから読み出されるように選択でれる。もし、書き込みイーブンでデ ータをメモリに書きこませると同時にオフセント選択が４ビツトの加算器３９か ら４ビツトの選択を宣言し、一方オフセント選択がカウンタ２０からの４ピント の直接選択を宣言しない時、書き込みのＲ２ストロボが発生すれば、Ｒ２アナロ グ・データはオフセット・コードの量だけ音声入力から遅れる。逆に、オフセッ ト選択の位相関係が書き込みオツドのものと一致すれば音声入力が遅れる。しか し、メモリが円形記憶形式であるため、オフセット・コードの量よりも少ないメ モリ（例えば５１２　）のフル・サイズだけＲ２音声入力データを音声入力から 遅らせる効果となる。

この改善策の他の特徴は圧縮／引延し識別器４５におる。このロジック・ブロッ クは書き込みレートと読み取りレートを比較し、書き込みレートが読み取りレー トを上廻っている場合には論理信号ＣＯＭＰを宣言する。これによってアクセス 制御プロセサはこの情報を利用し、オフセット選択にどの位相が加えられるべき かを判断する。

オフセント選択が定常々ロジック・レベル、即ち真か、真でないかのいづれかに あるが、カウンタ２゜から生ずるアドレスは効果的に書き込みイーブンおよび書 き込みオツドに対して同じになり、オフセット・コードの値に無関係にゼロオフ セットの条件を与える。ゼロオフセントのこの状態は、読み出しポインタが書き 込みポインタから戻るようにジャンプし、そのピンチ周期から計算されたデータ を越えてジャンプする引延しモードの場合に望ましいものである。

圧縮の場合には、読み出しポインタは書き込みポインタから遅れる傾向にあり、 かつこの遅れは、ジャンプが必要になるまで順次大きくなる。何故衣らば円形メ モリのフルサイズが満され、書き込みポインタが直ぐ読み出しポインタを越え非 制御のジャンプとなり、逐次的な出力データの不確定スプライスを招くことにな るからである。したがって、このオーバーラン状態になるわづか前に生じ、そし てそのジャンプがｎΔＰだけ起ったとすると、その結果読み出しポインタはデー タメモリの英深くにあることになる。事実、この「必要に応じたジャンプ」と云 う論理によって、読み出しポインタは円形メモリ内で書き込みポインタの前に来 るようになる。この動作は音声波形がそのピンチ周波数に関して定常状態にある 時ｅζは完全に許でれるものでろる。しかし、ピンチ周期が新しい値に入る（ｇ １＋ｄ＋ｎｇ）　していたり、音声入力から発生されたものであったりした場合 には、最も新しく計算されたピンチ周期は、読み出しポインタに関する可成り未 来のものでめることになる。

こうした状態に対して、第５図の変形実施例、Ｒ２（Ｗ）変形例が有効である。

Ｒ２アナログ・データが循回メモリの深いデータから来るようにオフセントを組 めばピンチ周期の計算はメモリセクションのもつと同時的に殆んど一線に並んだ データによって行うことができ、そのセクションに読み出しポインタが実際にジ ャンプすることになる。

したがって、この改善のだめの好ましい実施例は、圧縮／引き延し識別器（４５ ）が圧縮（ＣＯＭＰ＝Ｏ）および引き延しく　ＣＯＭＰ＝１　）を示し、書き込 みクロンクオツドと同相関係で宣言されたオフセント選択を作動させ、その為Ｒ ２アナログ・データがオフセットのコードの大きさだけ、書き込みポインタに先 立って抽出される時ゼロオフセントに対する定常レベＡ、（７）オフセット選択 による動作を実現できるものである。

（注：　ＭＳＢ、ＬＳＢは９ビツトリツプルカウンタ２０の出力） 本発明の更に他の実施例は第３図の基本システムに対しても、また第５図のＲ２ （Ｗ）による改良実施例に対しても２つの明確な特徴を与えるものである。

第６図にそれを示す。

第１の若僧はｎΔＰに対する倍数をめる手段である。こ＼でΔｐＨ正確に二つの グロンタル・パルスの間を測って得られるものであり、ｎは固定値かまたは第２ の性徴から得られるものである。したがって、この第１の特徴は、出来るだけ小 さい時間々隔（ｎ−４）からめられるジャンブイ１葭、部ち１つ以上のピッチ周 期（ｎ＝２＋３　＋等）をカウントすることによって得られる値よりももつとし ばしば利用でき、更にピンチ周期が急激な変化を起１−でもより最新のものとし てその変化を代表できるようなジャンプ値を得る手段を提供する点にらる。

第２の特徴は［インターバルの確保」を制御する手段にある。書き込みポインタ が読み出しポインタから急速に離れて、ジャンプがしょっちゅう必要となり、読 み出しポインタが、少なくとも１個のグロンタル・パルス含むことを保証できる 十分な長でのセグメントを扱いかねるようになった時、圧縮率Ｃの値が高くなれ ばなる程、ジャンプ間のインターバルがより重要となってくる。そのように高い 圧縮率は、セグメントが十分な長さを確保できるようにより大きいディスカード （廃棄）セグメントの利用を命することになる。しかし、低い圧縮率では短いデ ィスカード・セグメントの方がより好ましい。したがってマトリックスＲＯＭ４ ２は、大きいＣに対してはフル利用が可能であり、かり１に近いＣについては部 分利用が可能な大きいメモリを備えた手段を提供するものである。したがってデ ィスカード・セグメントに相当するジャンプの絶対値がデザイン目標となる。何 故なら「ΔＰ」はマトリックス入方の一部だからである。読み取り／書き込み周 波数識別器４４は書き込みレートと読み出しレートを比較し、圧縮率Ｃを３ピン トの２進数で示す。したがって０２なる出力は圧縮を、Ｃ０・６は引き延しを、 そしてｃｌはピンチ変化のない正規の再生を光わす。Ｐカウンタはグロンタル・ パルス間にあるアドレス位置のインターバルを示す９ピントの二進数を発生する 。この二進数は頻繁に更新（ｕｐｄａｔｅｄ）される。これら計１２ピントは一 体となってマトリックスＲＯＭ４２に対するルック−アップ（捜し出す）アドレ スを構成する。マトリックスＲＯＭ４２はそのルック−アップ・オペランドとし て、ｎ−１からｎ＝１５　の値を示す４ビツトのデータ・エレメント衣を用意す る。

４Ｘ４に＝１．６Ｋ　ビン）　ＲＯＭは十分である。確かにマリンクスＲＯＭ４ ２の大きさから見ればその必要はない。

１２ピントアドレスＰおよびＣ上の複合ロジフクはこのメモリ要求の低減に利用 することができる。

Ｐカウンタ４６は９ピントのリンプル・カウンタ３３、スタート／ストップ転換 ロジンク回路３６、およびアナログ・グロンタル・パルス検出器３２がらくる正 確に２個のパルス間にある書き込みパルスに対してインターバル・カウンタを構 成する制限検出器３３とからなっている。このことは第３図に示すシステムにお けるｎΔＰカウンタの尋問化であるが、制限検出器３３はｎ−１に対して十分ｔ ｏｗにセントてれる。

ΔＰカウンタは９ビツトのΔＰバッファ４６に於ける衆も新しいデータを記憶し 、それを行う各時間毎に新しいデータが利用可能な連続加算シーケンサに信号を 送る。

各データがＲＡＭ１７　（第３図）から読み堆れた後に連続加算／−ケンブは同 期したスタート信号「読み取り完了」を受け取る。もし、ΔＰカウンタから新し いデータが利用できれば連続加算／−タケ２丈ｎ回の連続加算を行う。そしてｎ ΔＰが要求はれる次の読み取りブイクルの前に、その動作を完了する。休止信号 はまづ９ピントのｎΔＰメモリ４３に送られ、それをゼロにクリアする。このゼ 占はΔＰカウンタからの新しいΔＰと一緒に９ビツトの加算器４０に現れる。ス トロボ信号がシーケン−＋ｊ４０からｎΔＰメモリ４３に対して発せられ、ΔＰ とゼロの和を取る。

４Ｌｎ（ΔＰ、Ｃ）　−１であれば、シーケンスが完成する。

ｎ（Δｐ、　ｃ）≧２であれば、連続ストロボが、各ストロボ間に要する只の短 い定着時間々隔で発せられる。したがってｎΔＰメモリはΔｐ＋ｏ−ΔＰ、ΔＰ ＋ΔＰ＝２ΔＰ、２ΔＰ＋ΔＰ＝３ΔＰ等々を累積し、これをｎが満足感れるま で続ける。こ＼でｎの値はマトリックスＲＯＭ４２から得られる値である。例え ば、高いＣ値では大きいｎが要求され、大きいＰ値には小さいｎが要求される。

第３図で述べた動作のもう一つの動作モードを次に述べる。その目的は第５図で 述べたものと同じである。即ち圧縮（Ｃ＞１）の場合のピンチ周期情報と読み取 りポインタとの間の遅れを最小限にすることが目的である。

この改善のための構成は第３．＠４図のものと同じであるが、只一つアクセス制 御プロセ丈によって発生きれるタイミング信号に関して変形が必要となる。

この改善方法は各々そしてすべての読み出しアクセス間に「試行ジャンプ」を行 うものと考えてもよい。それ故、第２の事実上のアラート・ポインタが作られ読 み出しレートで作動し、ｎΔＰだけ読み出しポインタの前を走る。アラート検出 器２７はＲ−Ｗなる量で作動する代りに、Ｒ＋ｎΔｐ−ｗと云う量に関して作動 する。アラートの規準（何時ジャンプがなされるべきか）は［必要に応じたジャ ンプ」ではなく「機会を逃さぬジャンプ」と云うことになる。

改善のだめの修正は圧縮の場合にのみ適用する。

引き延しの場合は変更はない。即ちそのアラート・ロジックは「必要に応じたジ ャンプ」である。しかし読み出しレートが書き込みポインタに取って代るように なると、２つのポインタは、浅いメモリ内でだけ読み出しボイ／りと近くなる。

したがって音声入力から得られるピンチ周期情報（質実的には書き込みポインタ によってメモリに書き込まれる情報と等価）が、メモリ内の空間的な離間による エラーを招くことなしにジャンプ距離を決定するのに使えるようになる。

音声入力から抽出てれているピンチ周期は浅いメモリに記憶された信号情報に対 応するピンチ周期である。このことは好ましい特徴である。何故なら、それは、 ピンチ周期が変化する時、その変化に属する音声波形は最新のメモリ内にあるこ とを意味するからである。もしジャンプがそれと同じ波形に起れば、それは良好 なスプライスとなる。何故なら、使用されたピンチ周期情報は実際にジャンプし た信号のピッチ周期情報となるからである。しかし、もし読み取りポインタがメ モリに深く入ることを許でれるならば、それがジャンプした波形はそのピンチ周 期の間のもつと早い時間に測定されたことになり、そして、もしピンチ周期が変 化していて、かつ連続的に更新されていればジャンプのためのｎΔＰ値はもはや 利用できない。

圧縮の場合の「機会を逃さぬジャンプ」、引き延しの場合の［必要に応じたジャ ンプ」は本発明の改善案が常に浅いメモリで動作をするために採った戦略である 。

この改善を実施することは、前述の基本システムのように圧縮／引き延しの決定 を要しない場合には最も容易である。読み出し／書き込み周波数識別器が後述の ようにこの機能を果す。それ故、この改善案は引き延しの場合には第３図のシス テムに立帰る。

圧縮の場合には読み取りカウントと云う追加の機能が必要である。即ち「試行ジ ャンプ」機能が必要である。

第３図の読み取υアクセスは修正なしの１＼であるが、＊＝込みアクセスは試行 ジャンプとアラート・テストを行うように拡張される。書き込みアクセスの始め において、データがメモリに書き込まれるだけではなく、試行ジャンプが読み出 しアドレスカウンタに関して命じられる。Ｗ／ΔＰマルテプレク丈３１はＷおよ び＋／−１−にリセフトされる。それ故、試行ジャンプと現在の書き込みカウン タとの間で比較が実行される。即ちアラート・テストである。このテストの結果 は試行ジャンプが実際のジャンプとして保持されるか否かを決定する。

書き込みアクセスの残りの拡張部分に於て、読み出しアドレス・カウンタはその 元の値に戻るか、或いは単にＲ＋ｎΔＰの状態にとソまるが、即ちジャンプを構 成するかのどちらかを要求される。アラート・テストでは試行ジャンプが取消さ れるべきだと結論することがしばしばである。そこで、Ｗ／ΔＰマルチプレク″ ＋ｊ′３１をΔＰに戻したあと第２の命令が発せられる。この第２の条件付命令 はＲ＝Ｆ、＋ｎ　Ｐ＝ｎΔＰ１即ち読み出しポインタの初期値である。

拡張書き込みアクセスの最後の作業項目はｎΔＰカウンタ３３を更新（ｕｐｄａ ｔｅ）　することである。試行ジャンプに用いたｎΔＰは試行ジャンプの取り消 しにそれを使用するまでは変えられない点に注意すべきで６る。

試行ジャンプを保持するかどうかを決定するだめのアラート・テストの規準は単 にジャンプの為の「ルーム」があるかどうかである。もし試行ジャンプがアラー ト・ポインタ（Ｒ＋ΔＰ）をして＃ｒき込みポインタを越させるようであれば、 それはジャンプを保持する時ではなく、試行ジャンプは取り消芒れることになる 。この方法は読み出しポインタが、それ自身のあるべき深さよりより深くメモリ に入らないようにしている。書き込みポインタを追い越すことなしにｎΔＰだけ ジャンプすることが出来る所まで読み出しポインタが深く入った場合には、直ち にジャンプが起る。この結果は圧縮／引き延しの両方の場合に同じ浅いメモリで 作動していることに外ならない。

第６図の実施例に代るものを第７図に示した。第７図のシステムは第６図のもの の特徴を全て備えている。更に付加的機能としである特定条件のもとに於けるｎ ΔＰに対して予め定められた不履行定数を与える能力が加えられている。

この新しい形によって連続加算シーケン−Ｆｊ４１の複雑さや、大きなＲＯＭ５ ０を用する９ピントの符号付加算器の複雑では解消される。ｎΔＰを計算する代 りに全ての値がマトリックスＲＯＭ（５０）に表化式れる。

ｎΔＰが合理的な範囲ＫＳる条件ではマトリックスＲＯＭ５０に表化されている 値は単に、Ｃのレートに対するもつとも有利な整数ｎによるΔＰの倍数となる。

したがって、マトリックスＲＯＭ５０が実時間で問われている時、その倍数化は すでに行われていることになる。

ΔＰが不合理な範囲にある場合には、表化され値は、特定のＣレートに対して最 も適切であると判定された「不履行」値となる筈である。

上述の実施については、種々の変形が当業者にとって可能であることは明らかで ある。こ＼に添付する請求範囲に入る変形は全て本発明に含まれると考えられね ばならない。

図面の簡単な説明 「ＩＧｌ 、−一一一□−−］ 手続補正書（尤り −・　Ｊ　Ｊ ２、発明の名称 ピッチ周期制御による音声信号処理方法および装置３　補正をする者 事件との関係　特　許　出願人 ５、　ｒ＃　ｉＥ　Ｑ　’ｎの１１付　昭和６０年４　月３０日士→り盲扮壬知 一一」 ６　補正の対象

Claims (1)

1. 【特許請求の範囲】 ＋１）　第１のレートで音声信号をブンプリングし、連続信号丈ンプルをランダ ム・アクセス・メモＩＪ　Ｋ　書き込むステップと； 出力信号として前記記憶でれたサンプルを回復させるため罠、第２のレートで前 記順序と同じ連続順序でメモリを読み取るステップと； 前記音声信号のピンチ周期を決定するステップと；前記メモリ内で書き込み位置 と読み出し位置との分離幅が予め定めた差より挙式な値になった時、前記メモリ から前記記録されたサンプルを連続して読み出す読み出しスタート位置を、前記 ピンチ周期の整数内にある連続サンプルの数にはソ等しい数だけ、最后の読み出 し位置から離した位置にリセットするステップとからなり、 前記第１と第２のレートは所望のピンチ変換に従った比となっている音声入力の ピンチを変化でせる方法。 （２）　音声信号のサンプルを順次作り出す手段と；アドレス可能なメモリと； 記録およびその再生のために前記サンプルを第１のレートで前記メモリに書き込 む手段と；前記１＠次作られｆｃプンプルに応じた順序で前記メモリから前記サ ンプルを第２のレートで読み出す手段と； 前記音声信号のピンチ周期を決定する手段と；前記メモリ内の書き込み位置と読 み出し位置との分離幅が予め定めた差よりも小式くなりた時、前記メモリから記 録でれているサンプルを連続的に読み出すだめの読み出しスタート位置を、前記 ピンチ周期の整数内にある連続丈ンプル数にはｙ等しい数だけ、最后の読み出し 位置から離した位置にリセットする手段と； 出力信号を得るために前記メモリから読み出された信号のシーケンスを利用する 手段とからなる音声信号のピンチ変換装置。 （３）　請求範囲第２項に記載の装置でろって、前記第２レートは前記第ル−ト より大でろって、これにより前記メモリーに於ける読み出し位置は書き込み位置 に接近した時、前記リセット手段は前記連続読み出しスタート位置を前記順序で 後にシフトし、前記出力信号に於いて前記サンプルの成るものを繰返す装置。 （４）　請求の範囲＠２項に記載の装置であって、前記第２レートは前記第ル− トよりノドさく、これにより書き込み位置が前記メモリー内で読み出し位置に接 近した時、前記リセット手段は連続読み出しスタート位置を前記順序で前にシフ トし、前記出力信号に生ずる前記サンプルの成るものを乗捨する装置。 （５）　音声信号を表すデ〜タブンブルをだくわえるアドレス位置を備えたラン ダム・アクセス・メモリと；前記音声信号をサンプリングして順次サンプルを作 り、前記メモリ内のアドレス位置に前記サンプルを第１のレートで書き込む手段 と； 前記メモリのアドレス位置から第２のレートで前記サンプルを読み出し、前記サ ンプルの出力信号を作る手段と； 前記音声信号のピンチ周期を決定する手段と；書き込みおよび読み出し位置の差 が所定の最小値よりも小さいか、または所定の最大値よりも大きい時には、前記 サンプルの連続読み出しスタートアドレスを、前記ピッチ周期の整数内にある連 続サンプルの数にはソ等しい数だけ最后の読み出しアドレスから離れたアドレス にリセットし、このリセットによって前記位置の差がそれぞれ前記最小値よりも 大きいか、または前記最大値よりも小はくなるようにした音声信号のピンチ変換 装置。 （６）請求範囲第５項の装置でろって、前記音声信号が前記ピンチ周期決定手段 に入力でれる装置。 （刀　請求範囲第５項の装置は現在の書き込みアドレス位置に近いアドレス位置 で前記第１のレートで前記サンプルを読み出す第２の手段を含み、この第２の手 段の出力は前記ピンチ周期を決める手段の入力となっている装置。 （８）　請求範囲第７項の装置でろって、前記第２レートは前記第１のレートよ り小さく、前記第２手段が前記書き込み位置にわづかに先行する位置で前記メモ リから読み出しが可能であるようにした装置。 （９）　請求範囲第７項の装置であって、前記第２レートは前記第ル−トより大 きく、前記スベー／ングが前記第２手段が前記書き込み位置と隣接するかまたは そのわずか後方で前記メモリから読み出すように決められた装置。 Ｃｌ０）　請求範囲第７項の装置であって、前記第２の読み出し手段は前記書き 込み手段にわづか先行して読み出しを行い、かつスイッチ手段を含み、このスイ ッチ手段は前記第２レートより第ル−トが小さいと云う判定に応答して、前記第 ２読み出し手段の出力をピンチ周期を決定する手段の入力から切離しそれと同時 に音声信号をピンチ周期決定手段の入力に接続する装置。 （１１）請求範囲第５項、第６項、第７項、第８項または第９項の装置祉前記ピ ンチ周期が所定の上限、下限値の範囲外にあるかどうかを決める装置と、前記ピ ッチ周期が前記制限値外にある時に、前記リセット手段に修正を与える手段とを 含んでいる装置。 （１２）請求範囲第１１項の装置に於て前記リセットを修正する手段は、所定の 値に応じて前記出力から一連のサンプルを棄捨するだめの上限値よりも、前記ピ ンチ周期が大であるとの判定に応答する手段と、第２の所定値に応じて前記出力 から一連のサンプルを棄捨するための下限値よりも、前記ピンチ周期が小である との判定に応答する手段とを含んでいる装置。 （１３）請求範囲第１２項の装置に於て、前記所定の値が前記最小ピンチ周期の 値の倍数になるように選択されている装置。 （１４）請求範囲第１１項の装置は前記ピンチ周期の現在、値が前記制限値にあ る場合にだけその現在値をたくわえる手段と、このたくわえたピンチ周期の値の 整数内にあるサンプル数にはｙ近い数だけリセットするりセント手段を制御する ために、ピッチ周期の現在値が前記最小値より小さいか、または最大値より太き いかの判定に応答する手段とを含んでいる装置。 （１５）請求範囲第５項の装置は最后に決めたピンチ周期の整数倍内にはソ丈ン ブルの数があるようにリセット量を制御する手段を含む装置。 （１６）請求範囲第１２項、第１４項または第１５項の装置であって、前記整数 値またはその倍数が前記最終決定されたピンチ周期の値または達成されつ＼ある ピンチ変化の率ＣＳまたは両者の関数として決定される装置。 （１７）請求範囲Ｗｃ５項の装置において、前記音声信号のピンチ周期を決定す る手段はピンチ周期のスタートを検出する手段からなり、かつこの手段が連続ピ ンチ周期の所定数を合計する手段と、最新ピンチ周期の前記合計内にあるサンプ ル数にはソ近い数だけリセットするリセット手段子制御するために前記合計を利 用する手段とを含んでいる装置。 （１８）請求範囲第５項の装置に於いて前記音声信号のピンチ周期を決定する手 段はピンチ周期のスタートを検出する手段からなり、かつこの手段が一つ、また はそれ以上の連続ピッチ周期を合計する手段と、この合計が所定の最小または最 大制限値内にあるかどうかをモニタする手段と、この合計の最新値をたくわえる だめの更新可能な蓄積手段と、前記合計手段を再スタートさせ、かつ前記蓄積手 段にその合計を蓄積するために前記合計が前記制ｉ浪内にあるかどうかの判定に 応答する手段と、最新ピッチ周期の前記合計内のサンプル数にはソ近い数だけリ セットする前記リセット手段を制御する蓄積手段に新しくたくわえられた合計値 を利用する手段を含んでいる装置。 （１９）請求節ピ第２項または第５項の装置であって、前記第２レートは前記第 ル−トより小ｉく、読み取り位置がその数だけ進められているピンチ周期の整数 内にある連続サンプルの数よりも太きいだけ前記書き込みアドレス位置が読み取 りアドレス位置に先行している場合に、リセフティングを行うように前記リセッ ト手段を制御する手段を含む装置。 浄書（内容に変更なし）　１