JPS605014A - 多色輻射の照射による金属ケイ化物層の生成方法 - Google Patents

多色輻射の照射による金属ケイ化物層の生成方法

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JPS605014A
JPS605014A JP59089595A JP8959584A JPS605014A JP S605014 A JPS605014 A JP S605014A JP 59089595 A JP59089595 A JP 59089595A JP 8959584 A JP8959584 A JP 8959584A JP S605014 A JPS605014 A JP S605014A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は、金属ケイ化物の層を生成するだめの方法に関
する。特に、適当な金属との接触状態におかれたシリコ
ン（ケイ素）又はポリシリコンへ多色輻射を照射するこ
とにより、或いは、シ１）コン、ポリシリコン又は、他
の基板上に金属及びシリコンを同時付着することにより
金属ケイ化物の層を生成する方法に関する。
半導体素子の製作の分野において、よ）小さな個々の素
子を製造し、よって、シリコンの実効面積あたりの素子
の密度をよυ高くするという傾向がある。この素子の寸
法を減少させることによってより厳格な処理が要求され
ることとなった。例えば、相互接続ラインのための幅及
び他の幾例学的形状は、サブミクロンのレベルに達して
いる。
サブミクロンレベルの形状を特定するという設計上の制
約を満足するために、ドー・々ントの拡散についてより
正確な制御が必要とされる。高温での処理中で拡散がお
こり、Ｐ−・ぐント種が注入され或いは以前に拡散され
た領域からのすべての方向への拡散が結果として生じる
。この拡散は、素子製作の終り近くの最後の処理段階中
に生じたりすると、素子の歩留りにとって特に有害なも
のとなる。拡散の横方向成分により、素子の特性にキャ
パシタンス（ミラーキャ／ぐシタンス）が付随すること
となる。拡散の下方向成分は素子の接合点を下方へと′
変位させ、このことは浅い接合点の素子にとっては許容
できない結果となる。そのような拡散の程度は処理の時
間及び処理中の温度レベルの両方に関係する。従って、
ドーハ／ト種の望ましくない拡散の広がシを押えるだめ
に処理を短縮し且つ処理温度を低下させることの両方が
望まりいと一般に認識されている。
〔従来技術〕
ＭＯ８素子のためにｒ−）を作成することにおいて及び
バイポーラ素子とＭＯ８素子との両方・に導電性相互接
続部を適用することにおいて、用いられてきた伝統的な
材料は、例えば、Ａｔ、Ａｕ。
若しくはＴｉ又は酸化物上に高度にドープされたポリシ
リコンなどの高導電性金属などであった。超大規模集積
回路（ＶＬＳＩ）にとって、特にＭＯ８素子にとっては
超硬合金ケイ化物のｆ−）及び相互接続部を使用するこ
とは非常に魅力的になってきた。というのは標準的にド
ープされたポリシリコンに比べその抵抗が減少している
からである。
ＭＯ８素子においてドープされたポリシリコング−ト電
極を金属ケイ化物／ポリシリコンの２層に。
置き換えることは良く知られている。例えば、ポリサイ
ド（ｐｏｌｙｃｉｄｅ　）などである。このことはポリ
シリコンダートと酸化物との界面を保存しつつダートの
抵抗を減少させる。
しかしながら、公知の技術（炉内のアニーリング、レー
ザー、電子又はイオン）により現場でそのような化合物
を生成するためには、高い温度が要求される。サブミク
ロンレベルの幾伺学的形状について金属ケイ化物層を生
成するためには、前述した問題を避けるために処理を短
い時間の間で済ませる必要がある。
炉内のアニーリングは超硬合金ケイ化物の満足のゆく膜
を生成するが、アニール時間が長すぎてＶＬＳ　Ｉにと
ってドーパントの横方向拡散が高くなシすぎる。集束さ
れ又は操作されるレーデ−及び電子ビームは満足な金属
ケイ化物の層を生成することができた。例えば、Ｔ、　
５ｈｉｂａｔａ等による“　Ｍｅｔａｌ　５ｉｌｉｃｉ
ｄｅ　Ｒｅａｃｔｉｏｎｓ　Ｉｎｄｕｃｅｄ　ｂｙ　Ｃ
Ｗ　５ｃａｎｎｅｄＬａ８ｅｒ　ａｎｄ　Ｅｌｅｃｔｒ
ｏｎ　Ｂｅａｍｓ”、　Ｊ、　Ｅｌｅｃｔｒｏｅｈｅｍ
ｉｃａｌＳｏｃｉｅｔｙ　、　１９８１年版第１２８巻
第６３７頁を参照。
しかし、これらの技術ば今問題にしている製造技術とし
ては好ましくない。なぜならば、高度に局所化された温
度上昇が許容されない大きなひずみを導ひくからであり
、又４−６インチ径のシ１′）コンウェファの大面積に
わたり一様に走査するために多くの時間が必要とされる
からである。加えて、単色のレーデ−輻射は、厚みの変
化する誘電体の上層から干渉効果を受ける。干渉効果に
よって輻射の非一様な吸収が導ひかれ、そしてシリコン
下層の非一様な加熱がもたらされる。
〔発明の目的〕
本発明の目的は、短時間の処理によ多金属ケイ化物の層
を生成する方法を提供することである。
本発明の他の目的は、適切な金属との接触状態に置かれ
たシリコン又はポリシリコンに多色輻射を照射すること
により金属ケイ化物層を生成することである。
本発明の他の目的は、ウェファの前表面を一様に加熱す
る急速熱処理の技術を使用することによシ金属ケイ化物
層を生成することである。
本発明の他の目的は、単色輻射に付随する干渉効果によ
る非一様性を被ることなく金属ケイ化物の層を生成する
ことである。
〔発明の概要〕
ケイ化物生成金属との接触状態に置かれたシリコンの層
へ多色輻射を急速に照射する。輻射は、シリコン若しく
はポリシリコンに付着された金属へ又は金属と混合され
たシリコンへ一様に適用壊れる。ポリサイドダートへの
適用と同様にシリコン上又はポリシリコン上にケイ化物
生成金属と共に同時付着されたシリコンに照射が適用さ
れるのが好適である。層全体にわた多温度は一様であシ
約１０秒間で６００℃〜１１００℃の間に上昇する。全
加熱時間は大体６０秒以下であるのが望ましい。
〔好適実施例の説明〕
本発明の方法は、金属ケイ化物の層を生成するために多
色輻射を用いる。「多色」の語は広範で実質的に連続な
スペクトルを有する輻射源を意味するもの゛とする。単
−波長源（レーデ−）又は多重不連続波長を有する源と
は異なる。多色の輻射源を代表的には広いビームとして
用いることにより、適当な金属との接触状態にあるシリ
コンの層全体を急速且つ一様に加熱することができる。
゛それによりケイ化物の層が生成される。本明細書にお
いて「シリコン」又は「ケイ素」の語は、特に　断わら
ない限シ単結晶又は多結晶を意味するものとする。層全
体が同時に処理されるので膜においての横方向の非均一
性は無くなる。輻射によるエネルギーは様々な波長を有
していることから、どんな膜厚にとってもやかましい干
渉効果の問題は生じない。例えば、膜の厚さが単色輻射
の波長の整数倍であるときには、単色輻射は吸収される
よシもむしろ反射されることが分った。干渉性の上層の
厚さが横方向に変化するときには膜の表面にわたって又
は膜と基板との間の境界面を横ぎって熱の勾配が発生す
るので、膜の成長が周期的に遅くなったり或いは過剰な
膜の応力が生ずることとなる。以下に詳細に述べるよう
に、本発明によれば拡散係数が許容できなくなるほど大
きくなる様な温度上昇をもたらすこと無しに、層を形成
することができる。又横方向拡散の程度が大きくなるほ
ど長い時間処理を継続すること無しに、層を形成するこ
とができる。一般的に拡散係数は次の式によって与えら
れる。
Ｄ　＝　Ｄｏ　ｅｘｐ　（−Ｅ／ＫＴ　）拡散の程度は
次の式によって与えられる。
Ｘ＝２ＤＴ ここにＴ一温度、。Ｋ Ｔ＝待時 間ある。
かくして理論的には横方向拡散を最少にするということ
に関しては、短い時間の間の高温段階と長い時間の間の
低温段階とは等価である。
室温において表面へ適用されたシリコンと金属との混合
物は、代表的には未反応であシ且つ長い時間のオーダー
を有してはいない。室温において基板上に付着された複
合ケイ化物源からのケイ化物膜は、アモルファスであり
、或いは極度に高い抵抗率をもたらす非常に小さな粒子
を有する。微粒子の成長を促進させて満足のいく平均直
径へと又は理想的には単結晶膜へと成長させることが望
ましいと思われる。本発明で開示する技術は、シリコン
中のイオン注入損傷をアニールするこ゛とについて最近
発表された文献に記載のものと同じ装置を使用する。そ
の文献というのは、Ｒ，Ｔ、　Ｆｕｌｋｇ等による”　
Ｒａｐｉｄ　Ｉｓｏｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎ
ｇ　ｏｆ　ＩｏｎＩｍｐｌａｎｔａｔｉｏｎ　Ｄａｍａ
ｇｅ　Ｕｓｉｎｇ　ａ　Ｔｈｅｒｍａｌ　Ｒａｄｉａｔ
ｉｏｎＳｏｕｒｃｅ”、　Ａｐｐ、　Ｐｈｙｓ、　Ｌｅ
ｔｔ、、１９８１年版３９巻第６０４頁である。これら
の文献は、イオン注入によシ生じた結晶構造の損傷を修
復するために、短時間の間高温でドープされた半導体を
熱処理するための方法及び装置を開示している。すなわ
ち、ウェファは、真空（大気圧以下の約１０−’トール
位）において、比較的一定で平坦なエネルギー束をもた
らす平坦なグラファイト加熱器／輻射器にょシ生じた黒
体輻射へと急速にさらされる。露出時間は、代表的には
６０秒以下である。１２’ＯＯ’Ｃの加熱器温度の場合
には、ウェファは約１０秒で周囲温度から最大の１００
０　’Ｃまで上昇する。例えば、以下の文献を参照され
たい。
Ｄ、Ｆ、　Ｄｏ＃ｎｅｙ等の“Ａｃｔｉｖａｔｉｏｎ　
ａｎｄ　ＰｒｏｃｅｓｓＣｈａｒａｃｔｅｒｉｚａｔｉ
ｏｎ　ｏｆ　Ｉｎｆｒａｒｅｄ　Ｒａｐｉｄ　Ｉｓｏｔ
ｈｅｒｍａｌａｎｄ　Ｆｕｒｎａｃｅ　Ａｎｎｅａｌｉ
ｎｇ　Ｔｅｃｈｎｉｑｕｅｓ　”　、　５ｏｌｉｄＳｔ
ａｔｅ　Ｔｅｃｈｎｏｌｏｇｙ　、１９８２年９月第８
７頁；Ｃ，Ｊ、　Ｒｕ５ｓｏ　による“ＶＬＳ　Ｉ　Ａ
ｐｐｌｉｃａｔｉｏｎｓ　ＲａｐｉｄＩａｏｔｈｅｒｍ
ａｌ　Ａｎｎｅａｌｉｎｇ　”　、　１９８２年８月第
１３９頁；Ｒ，ｌ５ｃｏｆｆ　による“Ｗａｆｅｒ　Ａ
ｎｎｅａｌｉｎｇ　Ｓｙｓｔｅｍｓ”。
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ　ｌ　９８１年１１月第６９頁である。
急速等温アニーリングを用いてイオン注入損傷を修復す
るときには高温の露出する時間が短いことによって、ド
ー・母ントの拡散が最少化される。
光高温計によって測定したウェファの最大温度は８００
°Ｃ／１０００℃であシ全露出時間は１２−９０秒であ
った。８００℃／１０００℃の平衡温度に達するまでの
上昇時間は、１−１０秒の間で変化することが分った。
この変化は、主として必要とされる電力密度の増大に依
存し、又よシ高い温度におけるシリコンの自由キャリヤ
吸収が大きいことにも依存する。ある試行においては、
反射損失を避けるために、ウェファの付着層が加熱器か
ら離れてそれに対面するようにウェファが露出された。
しかしながら他の試行においては、前面照射を用いて連
続的にケイ化物膜が生成された。量産過程においては、
前面照射が標準的であろう。　゛′ケイ化物というのは
、金属とシリコンとの間に形成された化合物である。こ
れらの化合物のうち、低抵抗のオーム性電気接触及び相
互接続Ｋ特に適した或いはＭＯ８素子内のダートに特に
適した化合物は、化学量論的な金属対シリコンの比が１
対２に等しいか或いはそれ以上若しくはそれ以下である
ようなＷ、Ｔａ、Ｔｉ及びＭｏからなるケイ化物である
。（Ｐｔｇｉは、そのショットキー障壁が高いのでショ
ットキー障壁を形成する。°）この適合性は、生成の条
件が理にかなったものであるということ及び接触抵抗が
低いということから生じる。
例えばＳ、Ｐ、　Ｍｕｒａｒｋａ　、”　５ｉｌｉｃｉ
ｄｅｓ　ｆｏｒ　ＶＬＳＴＡｐｐｌｉｃａｔｉｏｎｓ　
”　、　２４頁、　Ａｃａｄｅｍｉｃ　Ｐｒｅｓｓ、　
１９８３を参照されたい。
薄い金属シリコン複合物を′焼結することによシ、様々
な方法でケイ化物を生成することができる。
複合物の生成は以下の技法のうちいずれによっても達成
することができる。
（１）　スパッタリング、蒸着又は電気メッキによって
シリコン又はポリシリコンの上に金属を付着すること （２）２つの独立なターダットから所望の比率でシリコ
ン、ポリシリコン又は酸化物上に金属及びシリコンを同
時スパッタリングすること（３）　ホットブレスした複
合金属−シリコン・ターダットからシリコン、ポリシリ
コン又は酸化物上にスパッタリングすること （４）２つのフィラメント又は２重のｅ−ガン蒸着器か
らシリコン、ポリシリコン又は酸化物シリコンと金属と
を同時蒸着すること （５）　周囲圧力又は周囲以下の圧力において、シリコ
ン、ポリシリコン又は酸化物の上にケイ化物を化学蒸着
すること 第１６技法（１）は、焼結前においてシリコンの表面層
以外の部分と金属とを混合しないので最も適当な例とい
う訳ではない。
技法（２）から（５）の各々は、よシよい原子の相互作
用をもたらし、或いはシリコンと金属との混合を開始さ
せる。以下の例は数種の好適な技法を開示するものであ
る。
まず基板をアルゴンによってス・やツタ−洗浄し。
もとからある酸化物を除去する。同時スパッターした層
の場合には、様々な温度での輻射エネルギー露出時間に
対する面積抵抗の減少は、第１図のような曲線群によっ
て表わされる。付着された層の最初の面積抵抗は、５５
オーム／正方形であった。１０００℃において２０秒間
の休止時間を伴う急速等温処理は１０の因子だけ面積抵
抗を減少させるということが理解され得る。これらの減
少は、よシ長い時間を要求する炉内の処理に匹敵するも
のである。例えばＨ，Ｊ、　Ｇｅ１ｐｅｌ　、　Ｊｒ、
等による“Ｃｏｍｐｏｓｉｔｅ　Ｓｉ口ａｉｄｅ　Ｇａ
ｔｏ　ＥｌｅｃｔｒｏｄｅｓＩｎｔｅｒｃｏｎｎｅｃｔ
ｉｏｎｓ　ｆｏｒ　ＶＬＳ　Ｉ　Ｄｅｖｉｃｅ　Ｔｅｃ
ｈｎｏｌｏｇｉｅｓ”。
ＩＥＥＥＪ、　５ｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉ
ｔｓ　１９８０年版５Ｃ−１５巻第４８２頁を参照され
たい。ＭｏＳｉ２の成長が最初の数秒間で始まり、そし
て層の抵抗の減少の大部分がその時間の間に生ずること
が信じられる。３インチ以内の径のウェファにおける面
積抵抗の一様性は９代表的には１０００℃２０秒の処理
の場合に±２％であった。しかしより低い温度ではもう
少し高かった。
超硬合金ケイ化物の場合の最低面積抵抗はチタン２ケイ
化物、　Ｔｉ５Ｉ２によってもたらされる。従って、チ
タン２ケイ化物はＶＬＳＩ応用において最初に選ばれて
使用されたものである。現実には化学量論的に正確な量
のチタン２ケイ化物の試料は生産ペースにおいて製造し
えガい。ここで開示する膜についてのより的確な表現は
Ｔｉ５ｔｚであシ、ここにＸは２．５である。第２図に
示しているのは。
単結晶Ｓｉ上に付着された膜の面積抵抗と、８００℃、
９００℃、及び１０００℃のそれぞれの試料温度につい
ての時間の関数としての急速処理をした後における面積
抵抗との比を示している。抵抗率は４探針によって測定
される。１０秒後の１０００℃において２面積抵抗Ｒｓ
は１０の因子だけ減少し。
絶対値が１オーム／正方形又は２２マイクロオ一ムｍと
なった。よシ低い温度の場合にはこの抵抗の減少は急速
なものではないが、しかし顕著なものである。面積抵抗
は、±１％以内で一様であ・る。
最終的な面積抵抗は、処理中に基板へ印加されるバイア
ス電圧によって変化しうろことが２分った。
一般的に以下のことが言える。
（１）最低値のＲ８は零バイアス電圧で与えられる。
（２）約１００ｖのバイアス電圧は、　Ｒｓの最大値を
与える。このＲ８は、零バイアス電圧の時に得られた値
よｐも２０係大きい。
（３）バイアス電圧が約３００Ｖになると、　Ｒｓはほ
とんど変化しない。
複合ターケ°ットから単結晶Ｓｔ上へと付着されたＴａ
Ｓｉ２ ６ミクロンアルゴン圧においてＳｔウェファの頂部上に
、　’２５００１のＴａ８ｉ２の膜が付着される。
付着は室温で行われ、ウェファ温度は３００℃である。
次にウェファを２０秒間１２００℃加熱器温度で急速に
加熱する。この際に、バリアン轡アソシエイツ・インコ
ーホレイテッド社で製造されたＩＡ−２００急速等温ア
ニーラーという装置を用いる。付着された面積抵抗の値
は、３００℃の基板温度で付着されたシートの場合の１
０−１１オーム／正方形から２０℃の基板温度で付着さ
れたシートの場合の１２−１３オーム／正方形まで変化
する。
２０秒間８００℃又は１２秒間１０００℃において照射
によって処理された或いは、１５分間１０００℃におい
て炉内処理をされた様々な同時スパッターしたモリブデ
ン−ケイ化物試料の上に。
電子回折及びＴｇＭ分析がなされた。・付着したばかり
の未処理の膜はアモルファス電子回折・ぐターンを示し
そして微少粒子寸法を有していた。炉内処理されたこれ
らの試料は、１２秒間１０００°Ｃにおいて本発明に従
って急速に加熱された試料と同程度の面積抵抗を梅して
いた。本発明の方法により製造された試料は１００ＯＸ
よりも大きな平均粒子寸法を示した。成るものは５００
０’Ｘと同程度の大きさであった。ＭｏＳｉ２の場合に
は電子回折は正方晶系のＭｏＳｉ２相のみの存在を示し
た。しかしながら、２０秒間８００℃で処理された試料
に対する電子回折パターンは、六方晶系Ｍｏ　Ｓ　ｉｚ
相の存在を示した。この相は、低温の炉内処理の場合に
も観測された。例えば、Ｓ、　Ｙａｎａｇｉｓａｗａ等
による”Ｒｅａｃｔｔｏｎ　ｏｆ　Ｍｏ　Ｔｈ１ｎ　Ｆ
ｉｌｍｓ　ｏｎ　Ｓｔ　（１００）Ｓｕｒｆａｃｅｓ”
、　Ｊ、　Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ　５ｏｃｉ
ｅｔｙ、　１９８０年版第１２７巻第１１５０頁を参照
されたい。この試料の場合の１００−２００Ｘの小さな
粒子寸法は、高い抵抗率に寄与する。
〔発明の効果〕
本発明の例えば数秒間の急速輻射処理によって生成され
たものは、超硬合金ケイ化物の低い抵抗率、大きな粒子
寸法の膜をもたらすことを可能にする。さらにこのこと
は以下の表に示すケイ化物についても同様であり、単結
晶又は多結晶Ｓｉに隣接して存在し得るドー・セントの
拡散が最小であるという利益をもたらす。
Ｔｉ１ｔ、１３３０　８６ ＺｒＳｉ、　１３５５　９０ ＨＦＳｉ２１３００　９１．８ ＶＳｉ、　１３８５　９７ ＮｂＳｉ、　１２９５　９５ Ｔａｘｉ２１３８５　９９ ＣｒＳｉｚ　１３００　８７ Ｍ　ｏ　Ｓｉ２　１４１０　９７ ＷＳｉ２１４４０　９９．２ ＦｅＳｉ２１２０８　７３ Ｃｏｓｔ２１１９５　２３ Ｎｉｓｉ、　９６６　４６ Ｒｕ２Ｓｔ３１３７０　８３ ｈＳｉ Ｐｄ２Ｓｉ　７２０　４５ Ｒｅｓｔ、　１１２５　９０ ５Ｓｉ２ ｒＳｉ３ ＰｔＳｉ　８３０　２３ この技術をポリサイドグー）ＭＯＳの試験構造について
評価する仕事が現在性われている。そこでは、シリコン
基板上で成長したダート酸化物上にポリシリコンが付着
されたドーグトポリシリコンの上に超硬合金ケイ化物が
付着されている。ここで、ソース−ドレイン注入損傷の
除去及びケイ化物の焼結が、単一の急速等温照射によっ
て々される。このことによって、外への拡散によるリン
又はその他の揮発性ドー・マントが損失する傾向が弱め
られる。この急速等温方法によって、様々な集積回路処
理段階において高温のウェファ照射を最少にすることが
もたらされる。さらに高い処理量及び歩留シがもたらさ
れそして一様性が優秀となシしかも処理中にウェファ及
び輻射源をおたがいに移動させる必要性がなくなる。ケ
イ化物は急速に焼結され得ないととそして著しい拡散無
しに注入ｒ−・セントが活性され得ないことを証明する
ために、以下の実験が行われた。まず５ｔ（１００）ウ
ェファが６０　ｋｅｖＡｓ＋によって注入され２次に２
．０００　Ｋの’ｌ’１ｓｊ２がその注入表面上にスパ
ッターされだ゛。ウェファの急速等温多色輻射（１２０
０’Ｃの加熱器温度で１１０秒間）が次に実行された。
期待どお）ケイ化物は低い面積抵抗を示し、Ａ８＋の最
少のドー・やント再拡散が示された。
【図面の簡単な説明】
第１図は、Ｍｏ−８ｔ膜の面積抵抗対露出時間の曲線群
である。 第２図は、Ｔｉ−８ｉｘ膜の面積抵抗対露出時間の曲線
群である。 特許出願人　パリアン・アソシェイッψインコーポレイ
テッド

Claims (1)

  1. 【特許請求の範囲】 １、金属ケイ化物の層を生成する方法であって、以下の
    諸段階から構成される方法： 多色輻射の源を設ける段階； ケイ素とケイ化物生成金属との間の接触領域を形成する
    段階；並びに ６０秒程度以下の時間内に前記接触領域の温度を８００
    ℃以上に上昇させるのに充分な程度の電力レベル及び時
    間間隔をもって、多色輻射の強いビームを前記源から前
    記ケイ素及びケイ化物生成金属へと方向づける段階。 ２、特許請求の範囲第１項又は第６項に記載された方法
    であって： 前記の多色輻射の源を設ける段階が、赤外及び可視スペ
    クトルの広い幅にわたって比較的一様なエネルギー束を
    有する輻射器を設ける段階からなる； ところの方法。 ３、特許請求の範囲第２項に記載された方法であって： 前記ケイ素が多結晶ケイ素である； ところの方法。 ４゜特許請求の範囲第２項に記載された方法であって： 前記の多色輻射を方向づける段階が、１０秒〜３０秒の
    時間の間多色輻射を方向づける段階によってなされる； ところの方法。 ５、特許請求の範囲第７項に記載された方法であって： ケイ素の表面上に金属を付着させる前記の段階が、多結
    晶ケイ素の表面上にケイ化物生成金属を付着させる段階
    によりなされる； ところの方法。 ６、特許請求の範囲第１項に記載された方法であって： 金属にケイ素を接触させる前記の段階が前記金属にケイ
    素を混合させる段階によシなされる；ところの方法。 ７．４！許請求の範囲第１項に記載された方法であって
    ： 金属にケイ素を接触させる前記の段階が、ケイ素表面上
    に金属を付着させる段階によυなされる； ところの方法。 ８、特許請求の範囲第７項に記載された方法であって： ケイ素の表面上に金属を付着させる前記の段階が、単結
    晶ケイ素の表面上にケイ化物生成金属を付着させる段階
    によシなされる； ところの方法。 ９、特許請求の範囲第６項に記載された方法であって： 前記金属にケ・イ素を混合する前記の段階が、ケイ素及
    び金属の同時付着の段階によシなされる； ところの方法。 １０、特許請求の範囲第９項に記載された方法であって
    ： 前記金属にケイ素を混合する前記の段階力；、複合金属
    ケイ化物ターケ９ットからス・母ツタリ゛ングする段階
    によりなされる； ところの方法。 １１、特許請求の範囲第６項に記載された方法であって
    ： 前記金属にケイ素を混合させる前記の段階ｔ；、別個の
    源からケイ素及び金属を同時蒸着する段階によｐなされ
    る； ところの方法。
JP59089595A 1983-06-20 1984-05-07 多色輻射の照射による金属ケイ化物層の生成方法 Granted JPS605014A (ja)

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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07107190B2 (ja) * 1984-03-30 1995-11-15 キヤノン株式会社 光化学気相成長方法
US4617237A (en) * 1984-05-14 1986-10-14 Allied Corporation Production of conductive metal silicide films from ultrafine powders
US4661228A (en) * 1984-05-17 1987-04-28 Varian Associates, Inc. Apparatus and method for manufacturing planarized aluminum films
US4670970A (en) * 1985-04-12 1987-06-09 Harris Corporation Method for making a programmable vertical silicide fuse
JPS62186531A (ja) * 1986-02-03 1987-08-14 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 滑らかな界面を有する集積回路構造を製造するための方法およびそのための装置
US4713358A (en) * 1986-05-02 1987-12-15 Gte Laboratories Incorporated Method of fabricating recessed gate static induction transistors
US5155337A (en) * 1989-12-21 1992-10-13 North Carolina State University Method and apparatus for controlling rapid thermal processing systems
US5122479A (en) * 1991-04-11 1992-06-16 At&T Bell Laboratories Semiconductor device comprising a silicide layer, and method of making the device
JPH08335641A (ja) * 1995-06-06 1996-12-17 Texas Instr Inc <Ti> チタン・ポリサイドｃｍｏｓ回路にオーミック・コンタクトを設ける方法及びそのオーミック・コンタクトを有する集積回路
US5771110A (en) * 1995-07-03 1998-06-23 Sanyo Electric Co., Ltd. Thin film transistor device, display device and method of fabricating the same
US6790714B2 (en) 1995-07-03 2004-09-14 Sanyo Electric Co., Ltd. Semiconductor device, display device and method of fabricating the same
US5908659A (en) * 1997-01-03 1999-06-01 Mosel Vitelic Inc. Method for reducing the reflectivity of a silicide layer
US5888888A (en) * 1997-01-29 1999-03-30 Ultratech Stepper, Inc. Method for forming a silicide region on a silicon body
US6420264B1 (en) 2000-04-12 2002-07-16 Ultratech Stepper, Inc. Method of forming a silicide region in a Si substrate and a device having same
US6274488B1 (en) 2000-04-12 2001-08-14 Ultratech Stepper, Inc. Method of forming a silicide region in a Si substrate and a device having same
KR100414735B1 (ko) * 2001-12-10 2004-01-13 주식회사 하이닉스반도체 반도체소자 및 그 형성 방법
US9040398B2 (en) * 2006-05-16 2015-05-26 Cree, Inc. Method of fabricating seminconductor devices including self aligned refractory contacts

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4417347A (en) * 1981-05-12 1983-11-22 Varian Associates, Inc. Semiconductor processor incorporating blackbody radiation source with constant planar energy flux

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