JPS60502082A - ファクシミリ受信機のための画素発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ファクシミリ受信機のための画素発生器発明の分野 この発明はディジタル・ファクシミリ・システムに関覆るもので、より詳細には 、デコードされたファクシミリ伝送信号から画素を再構成するためのファクシミ リ受信機に用いる画素発生器に関するものである。

発明の背景 ディジタル・ファクシミリ・システムでは、書類がラインごとにスキャンされて 、ディジタル化されたデータを発生する。各ビットの情報、すなわら「１」また は「Ｏ」のいずれかが、書類上の小さい領域に対応する。この領域の１色」、す なわちその領域が白かまたは黒であることが、関連の２進信号が、それぞれ、「 Ｏ」または「１」であるかどうかを決定する。

絵のデータのこれらのラインは通常様々のラン・レングスを有する交番の色単位 からなる。たとえば、絵のデータの１ラインは書類上のブランク・スペースを表 わす。寸なわらこの画素の白の色単位を有するかもしれない。この第１の色単位 は１０個のラン・レングスを有する。次の色単位は当然に黒でありかつ５のラン ・レングスにわたり５個の画素を含むかもしれない。この色単位は書類上のキャ ラクタ、の部分を表わすことができる。したがって、絵のデータの各ラインは白 および黒の色単位の交互のシーケンスを有し、各々が特定のラン・レングスを有 する。

このデータの直接的な伝送は大量のディジタル情報を含むかもしれず、かつした がって多くの時間を使うかもしれないので、ファクシミリ分野での最近の発展は 伝送する必要のあるデータの量が圧縮されるように、情報をコード化することに 関して行なわれてきている。これらの発展は、書類全体がコード化されるまで、 ライン十て色単位ごとに、かつラインごとに、ラン・レングスを順次的にコード 化することを包含する。これは１次元またはラン・レングスコード化と呼ばれる 。他のやり方は、既にコード化されているラインにおいて色単位からなる第１の 画素の位置に関しコード化すべきラインで各色単位の第１の画素の位置を順次コ ード化することである。このコード化の手順は、ラインごとに繰返され、２次元 コード化と呼ばれる。ディジタルコード化の基準に関する説明については、ｐ　 ｒｅｃｅｅｄ　ｉ　ｎＱｏｆｔｈｅ　ＩＥＥＥ、第６８巻、第７号、１９８０年 ７月号、第８５４頁ないし第８６７頁、にある、Ｒ、＠　ｕｎｔｅｒおよび△、 　ｌ−１、Ｒｏｂｉｎｓｏｎによる「国際的ディジタル・ファクシミリコード化 基準」を参照されたい。

コード化されたデータは離れた場所に送られ、受信され、かつもとの書類の写を 得るために再構成される。ファクシミリ受信機は圧縮されたデータを連続の色単 位のラン・レングスを示す信号にデコードするためのデコード装置を有する。こ れらのラン・レングス信号は、画素発生装置に与えられ、それはラン・レングス 信号を画素信号に変換し、色単位ごとにかつラインごとにもとの種類を再構成す る。

理想的な伝送／受信では、送信端での画素と受信端の画素の間に１：１の対応が なければならない。

この発明は高速画素発生器に関するものである。先行技術の画素発生器は、典型 的には、クロックサイクルごとに１画素を構成するが、この発明はクロックサイ クルごとに８個の画素を発生することができる。一般的に、この発明は、その数 が８個以下であれば一時に１個の色単位夕任意の数の画素を発生する。後で述べ るような適当な変形では、この発明による画素発生器装置はクロックサイクルご とにもつと多くの画素でも発生することができる。したがって、ここに開示され る装置は、先行技術の装置に比べて重要な利点を有する。さらに、この発明は、 半導体装置におけるＶＩＳＩ（超大規模集積回路）の製作に適するものである。

発明の要約 この発明は、順次的な色単位ラン・レングス・データから画素データを発生する ためのファクシミリ回路を提供するもので、このファクシミリ回路は第１の色単 位のラン・レングス・データを受（）かつ保持する第１の手段と、画素データを 保持する第２の手段とを備え、この第２の手段はデータが第２手段をｉとき出力 として画素データを解放するように動作する。また、このファクシミリ回路は、 第２の手段における画素データを表わサラン・レングス・データを保持するため の第３手段および第１と第３手段の間に結合されて第１の色単位のいずれの部分 が第２手段にロードできるかどうかを決定する手段と、決定手段に結合されて色 単位部分に関するラン・レングス・データを保持する第４手段と、および第４手 段および第２手段に結合されて第４のレジスタ手段のラン・レングス・データを 色単位部分を表わす画素データに復調し第２レジスタ手段にロードするための手 段とを有する。この第１手段は、第１の色単位が完全にデコードされかつ画素デ ータとしてロードされるとき、次の順次の色単位からデータを受けかつ保持する 。

この発明はまた色単、位ラン・レングス、データのシーケンスから画素データを 発生ずるファクシミリ装置を提供し、この装置は色単位のラン・レングス・デー タを受ける入力レジスタ手段と、画素データを保持するための出力レジスタ手段 と、人力レジスタ手段に結合されラン・レングス・データから出力レジスタ手段 のために画素データを発生するデコーダ手段とを含む。デコーダ手段はさらに出 力レジスタ手段に結合され、発生された絵のデータは前の色単位の画素データに よって占有されない出力レジスフの部分を満す。

このファクシミリ装置は、出力レジスタが満されたとき画素データが出力データ として出力レジスタから解放されるように動作する。

図面の説明 この発明の詳細な理解は、以下の明細書を精読しかつ以下の図面を参照Ｊる口と により達成できる。

第１図は画素光′生ブ［コックを有するファクシミリ受信システムの図解である 。

第２図はこの発明の要素および形状を図解する。

第３図は画素発生器が動作するフロー・チャートである。

第４図は第２図の画素発生器装置の一部の回路図である。

第５図は第２図のデコーダ装置の他の部分の回路の略図解であり、このデコーダ 装置はマスク信号を発生し、それは出力レジスタに既にロードされている画素信 号を保護する。

発明の詳細な説明 この発明者等によって教示されるものと同じような、画素発生器が、第１図に示 すように、ディジタル・ファクシミリ受信装置に適合される。第１図の右側で、 データが異なる処理段階で示されている。）７・クシミリ受信器は典早的にはデ コーダ装置１０＠有し、それは経路１２に沿い画素発生器１３に結合される。国 際的な推奨のＣＣＪ　ＴＴの下・４によりコード化されたデータを処理するよう にされたＩＷＡのそのようなデコーダ装置は、本件出願の発明者が本件出願の対 応米国出願と同日付で出願した米国特許出願、連続番号第　号、名称１２次元フ ァクシミリデコードのための方法お」；び装置」に述べられる。

デコーダ装＠１０および画素発生器１３のタイミングおにび動作は制御論理装置 １５により制御され、制御論理装置１５は制御経路１６によりデコーダとそして データ経路１７に沿い画素発生器と交信する。デ］−グ１ｏはデータ経路１１に おいて］−ド化データを受ける。このデータは「１」およびｒＯＪのシーケンス の形をしていて、それはディジタル・ファクシミリ送信機でスギＸ・ンされた書 類のラインに対応する。このコード化されたデータは第１図のデータの最も上の ラインでの任意のシーケンスにより表わされる。

コード化されたデータ信号は】−」−ダ１ｏにより受入れられかつラン・レング ス・データに変換され、このラン゛レングス・データは順次の色単位の色および ラン・レングスを示す。第１図は、ｆ−夕の第１のラインが左側で２個の画の画 素が白の色単位でなどのような色単位のシーケンスに対応することを示す。

ラン・レングスのデータはデータ経路１２上の画素発生器１３に入る。次いで発 生器１３はラン・レングス・データから画素データを形成する。２個の画素の初 期の白い色単位に対応して、画素データが２個のＯの信号を発生する。

２個の画素の黒の色単位に対応して、画素発生器１３が第１の色単位に対する画 素に倣って２個の１の信号を構成する。それから、画素発生器１３は第３の白の 色単位に相当する３個のＯを発生し、以下同様である。

画素データは次いでプリンタまたは他のマーキング装置に送られ、１に対して１ の関係で、コピー上に画素データ信号を設定する。′最も下のラインは画素デー タ信号の物理的表現を図解する。１行ごとのデコード、画素発生およびプリント により、元の書類の写が構成されかつファクシミリ動作が達成される。

この発明は新規な画素発生器に関するものである。第２図は画素発生器の図を示 し、この画素発生器は典型的には信号クロックサイクルで並列にいくつかの画素 データ信号を発生ずる。これは、２個のクロックサイクルあたり１個の画素デー タ信号が発生される先行技術と対称をなす。

注目点として、第２図のデータ経路の多くは密に近接して括弧内に数を有する。

これらの数はデータ経路内のビット・ラインの幅または数を示す。

画素発生器は、ラン・レングス・レジスタ２１（また図では「Ｒし」の符号を付 している〉を有し、それはチー１−ダ装置から特定の色単位のラン・レングスを 示Ｍ信号を受ける。レジスタ２１は、その出力端子が、データ経路５１によりマ ルチプレクサ２２に接続される。マルチプレクサ２２は選ばれたデータ信号を与 え、このデータ信号はＲＬレジスタ２１から経路５２に沿い加算器２５に至る信 号ｉ含めて、選ばれたデータ信号を供給し、加算器２５はレジスタ２６（図面で はｒＲＩＪと符号が付されている）にその、結果がストアされる。このレジスタ ２６は順にその出力端子がレジスタ２７（また図面において「Ｒ２」の符号が付 されている）に結合される。双方のレジスタ２６および２７はその出力端子が帰 還態様で、加算器２５の入力端子に結合される。データ経路５８により、レジス タ２６は加算器２５の入力端子に、ＴＷＯ８ＣＯＭＰＬＦＭＥＮＴの論理ブロッ ク２０を経てマルチプレクサ２３により接続される。レジスタ２７はデータ経路 ５９により加算器２５の両入力端子に結合され、このデータ経路５９はマルチプ レクサ２３に接続されかつまたマルチプレクサ２２の入力端子に結合されたＴＷ Ｏ３ＣＯＭＰＬＦＭＥＮＴ−論理ブロック２９にも接続される。このＴＷＯ３Ｃ ＯＭＰＩ　ＥＭＥＮＴ論理ブロック２９は加算器２５とともに動作して、減算機 能の遂行を可能にする。

マルチプレクサ２３はまた値−８および＋８を有する２通信号を発生ずる定数発 生ブロック２４を、加算器２５に接続する。マルチプレクサ２３は、それぞれ、 データ経路５４および５５によりこれらの値を選択することができる。

加算器２５の動作結果はまた帰還態様で、データ経路５６によりラン・レングス ・レジスタに接続される。

レジスタ２６および２７は、その出力端子が、第２図に示すデコーダ・ブロック に、２個の別々のデコーダ要素３０および４０として接続される。一方の別の画 素デ〕−タ血素３０はデータ経路５８によりレジスタ２６の出力端子に接続され かつ他方の画素デコーダ要素４ｏはデータ経路５つによりレジスタ２７の出力端 子に接続される。両方の要素３０および４０は、それぞれ、データ経路６ｏおよ び６１により、出、カレジスタ２８（図面ではまたｒＯＲＥＧＪの符号を付しで ある）に接続される。

種々の要素のタイミングおよび動作は制御ライン７２ないし７９を介して制御Ｉ 　ｌｉ６理ブロック７０により制御される。

制御ライン７２ないし７９は第２図におけるそれぞれの要素に対する特定の制御 ラインを示し、制御ライン７１は制御論理ブロック７０に入るまたそこから出る 制御ラインのすべてを表わす。

第２図に示す要素は、ラン・レングス・レジスタ２１が、画素データを発生しな ければならない特定の色ユニットのラン・レングスを示す信号を受けるように動 作する。レジスタ２１からは、Ｒ１レジスタ２６が、出力レジスタ２８に適合し てもよい色単位の最大部分のラン・レングスを示す信号を受ける。他方、Ｒ２レ ジスタ２７は、出力レジスタ２８に既にロードされている画素データの蓄積され たラン・レングスのために信号を保持する。画素デコーダ３Ｇおよび画素デコー ダ・マスク４０は協働し、そのため出力レジスタ２８に既にロードされている画 素が、デコーダ３Ｕにより発生されるかつレジスタ２８にロードされる画素デー タから保護されまたはマスクされる。

色単位のどの部分が出力レジスタ２ＢにＯ−ドできるかを決めるために、画素発 生器は第３図に示すフロー・チャートに従って動作する。この動作は、動作の分 岐の選択のために、たとえばＲＬおよびＲ？のような、レジスタの状態に依存す る。詳細な論理回路は示されていない、なぜならば以下に述べるような、画素発 生器の動作のために、これらのレジスタおよび制御論理に対しかかる回路をどの ように設計しどのように接続するかはよく知られているからである。

この動作は色単位のラン・レングス信号を経路５０の上のラン・レングス・レジ スタ２１にロードすることで始まる。

次いで、レジスタ２７が空かどうかにつき判断がなされる。

もしレジスタ２７が空であれば、動作はフロー・チャートの中央分岐に留まる。

色単位のラン・レングスが８より大きいかどうかにつき、第２の判断をしなけれ ばならない。もしラン・レングスが８より大きければ、中央分岐での次の動作を 行なわなければならない。ラン・レングスレジスタ２６の内容がもとのラン・レ ングスの色単位から８を減じかつその結果をレジスタ２１に再ロードすることに より、再ロードされる。この減算動作は、ラン・レングス・レジスタ２１からの および定数発生器ブロック２４からの演算数で、加算器２５により行なわれる。

その結果が、ＲＬレジスタ２１に至る経路５６により伝送される。Ｒ１レジスタ ２６が８の値に設定され、その信号が画素デコーダ３０に至る。デコーダ２８に より発生される画素データが出力レジスタ２８にロードされる。その後、出力レ ジスタ２８のデータが経路６２により解放される。

次の動作で、色単位が完全にデコードされたかどうか、づなわち、ラン・レング ス・レジスタ２１がＯかどうかが判断される。もしそうでなければ、Ｒ２レジス タ２７が０にリセッ１〜されかつ装置は、ＲＬレジスタ２１の残りのラン・レン グスが８に等しいか８より大きいかどうかを判断する状態に戻る。

もし残りのラン・レングスが８に等しくないかまたは８より大きくな（ブれば、 動作が第３図のフロー・チヤーートの右側の分岐に移る。この場合、ラン・レン グス・レジスタ２１で保持される色単位のラン・レングスが８より小さくかつＲ １レジスタ２６はＲＬレジスタ２１に含まれるラン・レングスに等しく設定され る。ＲＬレジスタ２１のラン・レングス信号がマルチプレクサ２２を通りかつ加 算器２５を通りＲ１レジスタ２６に至る。このラン・レングスは次に画素デコー ダ装＠３０によりデコードされかつデータ経路６０により出力レジスタ２８にロ ートされる。

その後Ｒ２レジスタ２７が更新されてＯＲＥ　Ｇレジスタ２８に１〕−ドされる すべてのラン・レングス部分の全ラン・レングスを含む。このタスクは、Ｒ２レ ジスタ２７に含まれる前の値をＲ１レジスタ２６に含まれる１直に加算し、かつ Ｒ２レジスタ２７にその値をストアすることにより達成される。この機能は、レ ジスタ２６における信号を、経路５８により、マルチプレクサ２３に移動しかつ 経路５３により加算器２５の一方の入力端子に移動させることにより達成される 。なお、レジスタ２７の信号はＴＷＯ３ＣＯＭＰＬＥＭＥＮＴのブロックに至る 経路５つ、マルチプレクサ２３および経路５２により加算器２５の他の入力端子 にフィードバックされる。この動作について、ＴＷＯ８ＣＯＭＰＬＥ、ＭＥＮＴ のブロックは、信号が変化せずに通過するように動作することはない。

Ｒ２レジスタ２７のこの更新の後、Ｒ２レジスタ２７の値が８、すなわち出力レ ジスタ２８のビット位置の数、と等しいかまたはそれより大きいかを判断するこ とにより、０ＲＥＧレジスタ２８が一杯かどうかについて判断が行なわれる。も しその答が肯定であれは、出力レジスタ２８の内容が出力データとして解放され 、フロー・チャートは中央分岐に戻る。２つのレジスタ２６および２７がクリア され、ラン・レングス・レジスタ２１に次の色単位のラン・レングス信号をロー ドすることにより、その動作をもう１度開始する。もし出力レジスタ２８が完全 に一杯でなければ、動作は直接スタート点に戻る。

フロー・チャートの中央分岐は、もしその判断が、前に論じたとおり、８ビツト が出力レジスタ２８にロードされた少ラン・レングス・レジスタ２１がＯである ということならば、またスタート点に戻る。もしラン・レングス・レジスタが空 ならば、それは色単位のラン・レングスが８の倍数であることを意味し、中央分 岐のステップはラン・レングスを使い尽くすに′十分であったことになる。レジ スタ２６および２７はクリアされ、かつ次の色単位ラン・レングス中位がＲＬレ ジスタ２１にロードされる。

第３図のフロー・チャートの左側の分岐は、０ＲＥＧレジスタ２８が部分的にロ ー１・されかつ新しい色単位のラン・レングス信号がＲＬレジスタ２１にロード されたときの、この発明の動作を図解する。その場合、Ｒ１レジスタ２６は、８ 、すなわち出力レジスタ２８の全容量、からＲ，２レジスタ２７の値を減算し、 かつＲ１レジスタ２６にその結果をストアすることにより、０ＲＥＧレジスタ２ ８で利用可能なスペースがロードされる。、８の値は定数発生器装置２４から、 マルチプレクサ２３および経路５３を通り、加算器２５に与えられる。Ｒ２レジ スタ２７からの減数は、データ経路５９に沿いかつ’Ｔ−Ｗ　ＯＳ　ＣＯＭ　Ｐ 　ｌ−「Ｍｒ＝　Ｎ丁ブロック２９Ｊ５よびデータ経路６０を通り、マルチプレ クサ２２に至りかつデータ経路５２を通り加算器２５に至る。この結果がＲ１レ ジスタ２６にストアされる。

次いで、ＲＬレジスタ２１に保持される色単位のラン・レングスが出力レジスタ ２８で利用可能なスペースの値より大きいかどうかにつき判断が行なわれる。も しそうであるならば、ＲＬレジスタ２１がリセットされて、レジスタ２１のもと のラン・レングスと０ＲＥＧレジスタ２８で利用可能なスペースの間の差を含む 。ＲＬレジスタ２１の演算数がマルチブレフナ２２により選択されかつマルチプ レクサ２３かＲ１レジスタ２６の演紳故のために王ＷＯ８ＣＯＭＰＬＥＭＥＮＴ ブロック２０からの入力信号を選択する。加算器２５からの結果が経路５６によ りレジスタ２１にストアされる。この動作は、中央分岐に戻りかつＲ１レジスタ ２６が８にセットされ、そのことはＲＬレジスタ２１に保持される色単位のラン ・レングスが出力レジスタ２８を完全に満たすに十分に大きかったことを意味す る。

画素が発生され７）７．つ山ノ、Ｌジスタ２８にロードされかつ出力として解放 される。その後、ラン・レングス・レジスタ２１が空かどうか、すなわち、色単 位が完全に画素データに利用可能なスペースより大きくなくまた等しくもなけれ ば、動作はフロー・チャートの左側の分岐に留まる。Ｒ１レジスタ２６の内容が 更新されて、入来する色単位のラン・レングスおよびレジスタ２８に既にある色 単位の蓄積ラン・レングスを含むことになる。Ｒ２レジスタ２７の内容とＲＬレ ジスタ２１の内容が加算され、その結果がＲ１レジスタ２６にストアされる。そ れが行なわれた後、出力レジスタ２８には、デコーダ３０から発生される画素が ロードされ、かつマスク装置４０のマスク動作を伴なう。この動作での次のステ ップは、Ｒ２レジスタ２７に含まれるラン・レングスが、Ｒ１レジスタ２６の内 容をＲ２レジスタ２７に移すことにより更新され、Ｒ２レジスタ２７が０ＲＥＧ レジスタ２８に今ロードされたすべての画素の蓄積されたラン・レングスを保持 することである。この動作はもう１度スタートに戻る。

実施例は上に述べた動作を図解する。ラン・レングス゛レジスタ２１に２０個の 画素の白の色単位についての信号がロードされると仮定する。これは最初の色単 位であるので、Ｒ２レジスタ２７はＯである。Ｒ１レジスタ２１の内容は８より 大きく、そのため動作はフロー・チャートの中央分岐に留まる。ラン・レングス ・レジスタ２１が１２（２０−８）に設定されかつ８がＲ１レジスタ２６にロー ドされる。

これは要素３０によりデニ］−ドされ８個の画素が出力レジスタ２８にロードさ れかつ出力データとしで送られる。Ｒ１レジスタ２１はＯでないので、中央分岐 でループが達成され、この中央分岐によりラン・レングス・レジスタ２１が４− （１２−８）に設定されかつ他の８個の画素が画素として送り出される。中央分 岐ループに再び戻る。しかしながら、今度はＲＬレジスタ２１が８と等しくない かまたは８より人きくないので、動作が右手の分岐に入る。４の値が、要素３０ でデコードされるＲ１レジスタ２６にロードされかつ○に等しくなっていたＲ２ レジスタ２７が４に等しく設定される。Ｒ２レジスタ２７が８と等しくなくまた ８より大きくないので、動作は最初に戻り次の色単位がラン・レングス・レジス タ２１にロードされる。

次の色単位が２の長さを有する黒であると仮定すれば、動作はフロー・チャート の左手分岐に入る。Ｒ１レジスタ２６が４に、すなわち出力レジスタにお（プる 残りのスペースの数、に等しく設定されるので　次のステップはＲＬレジスタ２ １のラン・レングスが出力レジスタ２８の残りのスペースを満たさないという判 断を生じる。Ｒ１レジスタ２６は６に等しく設定され、この６の数は、０ＲＥＧ レジスタ２８に既にロードされた画素のラン・レングスと今考慮している色単位 のラン・レングスの和である。画素デコーダ３０とデコーダ・マスク４０の動作 を経て、２個の黒い画素が出力レジスタ２８にロードされかつＲ２レジスタ２７ が更新されて６の値、づ−なわら出力レジスタ２８に今ロードされている画素の 数、を含むことになる。

動作は第３の、白の色ユニツ１〜をロー１へすることにより継続する。この色単 位が３個のラン・レングスを有するならば、動作はもう１度再びフロー・チャー １〜の左手分岐に戻る。Ｒ１レジスタ２６は２　（８−６）の値を有し、それは ２つのスペースが出力レジスタ２８に残されていることを示す。Ｒ１−レジスタ ２１に含まれるラン・レングスは２より大きいので、ラン・レングス・レジスタ ２１が１（３−２）にリセットされる。動作はフロー・チャーｉ〜の中央分岐に 戻る。レジスタ２６が８にセットされ、出力レジスタが完全に満されていること を示す。デコーダ３０およびマスク４０が動作し、２個の白の色単位が出力レジ スタ２８にロー１〜されかつデータ経路６２を経て解放される。Ｒ１−レジスタ ２１のラン・レングスはなおも空であるので、Ｒ１−レジスタ２７は０にりロッ トされがっＲ１−レジスタ２１における１個の残りの白の色単位がデコードされ がっ出力レジスタ２８にロードされ処理が継続する。

第４図は画素デコーダ３ｏとして用いられる回路を示す。

デコーダ装置３０は、デコーダＲＯＭ３１とのデータ経路５８においてラン・レ ングス信号を受ける。このＲＯＭ３１は、データ経路５８のビットラインにある ４個の２′進逓信が人ツノにおｃ′ｊる値に対応する１個の出力信号にデコード されるように設定される。たとえば、ｒｏｌｏｌＪまたは１０進数５の値に対し 、ＲＯＭ３１は数「５」に対応しかつそのように表わされる出力で「１」の信号 を発生し、他の出力信号はすべて０である。

論理ゲート３２１ないし３２７．ｔｌ［ＦＥＸＣｔｌｌＳ　Ｔ　ＶＥ　ＯＲゲー ト３３１ないし３３８は、２グループの連続の「１」および連続の「０」が出力 ラインＤ。ないしＤ７に形成され、それがデータ経路６ｏを構成するように、動 作する。もし経路５８の信号がラン・レングス５の白９色単位に対応する＜＋ら ば、「１」の信号が制（１１Ｉ論理回路７゜からの制御ライン７７に現われる。

制御ライン７７は黒の色単位に対しｒＯＪである。すべてのＯＲゲート３２１な いし３２５がＲＯＭ３１の「５」出力端子の「１」信号から生じる「１」出力信 号を有するので、ＥＸＣＬＵＳＩＶＥ　ＯＲゲート３３１ないし３３５はｒ　Ｏ ’Ｊ倍信号有する。

他方、ＥＸＣＬＵＳＩＶＥ　ＯＲゲ−１−３３６なイシ３３８は「１」出力信号 を発生する。

画素デコーダ・マスク４ｏは第５図に詳細に示される。

装置４０がＲ２レジスタ２７からデータ経路５つに沿って２進入力信号を受け、 このＲ２レジスタ２７は出力レジスタ２８に既に存在する画素データの蓄積され たラン・レングスを含む。マスク４０はデコーダ３ｏの態様に類似する態様で動 作する。５、ずなわち２進数ｒ　０１０１．１の入力に対し、デコーダＲＯＭ４ １はＲＯｔＶＩ３１と全く同しように動作する。ＯＲ論理ゲート４２１ないし４ ２７および△ＮＤゲート４３１ないし４３８は、制御ライン７８がその上に「１ 」の信号を右づるとき、ＡＮＤゲート４３１ないし４３５の内容が０でありがっ ＡＮＤゲート４３６ないし４３８からの出力が１であるように結合される。この 制御信号は、画素信号がデコーダ３ｏがら０ＲＦＧレジスタ２８にロードされる 時点て発生する。マスク４ｏの出力ラインは出力ラインＤ。ないしＤ７と並列に 出力レジスタ２８に接続される。出力ラインＭ　Ｄ　ｏの「１」信号により、出 力ラインＤ０の信号は、出力レジスタ２８にロード可能となる。出力ラインＭＤ ｏないしＭ　Ｄ　’ｒのいずれかの０信号により、デコーダ出力ラインＤ。ない しり、７の対応の信号が出力レジスタ２８にロードされるのが防がれる。

このようにして、上に掲げた例では、２ｏのラン・レングスを有する白の色単位 につき、Ｒ２レジスタ２７は第１の２個の１〕−イ′クルでＯの値を有する。マ スク４０はすべてのラインＭ　Ｄ　ＯないしＭＤ、で「１」の信号を有する。同 時に、デコーダ３０はその制御ライン７７において１１」の信号を受ける。最初 の２サイクルで、Ｒ１レジスタ２６がｒｌ　０００Ｊ　、すなわち１０進数の８ の信号を含み、その出力ラインＤ。ないしＤ７のすべてにおいてＯを発生する。

したがって、ｒｏｏｏｏｏｏｏｏＪが出力レジスタ２８にロードされかつ解放さ れる。同じことは第２ナイクルにもあてはまる。最初の色単位の第３のサイクル で、４の値がＲ１レジスタ２６に保持され、それによって信号のｒｌ　１１１０ ０００１がデコーダ３０に対する出力として発生ずることになる。Ｒ２レジスタ ２７はこのとぎＯｒあるので、マスク４０はその出力経路６１にすべて「１」の 信号を発生する。したがって、レジスタ２８はｒｌ　１１１００００Ｊの値を保 持する。

第２の色単位は、２のラン・レングスを有する黒であるので、Ｒ１レジスタ２６ におい′Ｃ６、すなわちｒｏｌｌｏ、１の値を生じる。それに応じて、デコーダ がｒｏｏｌ　１１１１１」の信号を発生ずる、なぜならば制御ライン７７がｒＯ Ｊであり黒の色単位を表示するからである。同時に、Ｒ２レジスタ２７が４の値 を含みかつマスク４０が［１１１１００００ｊの信号を発生し、それによって出 力レジスタ２７の半分だけがデコーダ３０から入力信号を受けることが可能どな る。出力レジスタ２８の結果はしたがってｒｏｏｌ　１００００ｊである。

その後白で３個のラン・レングスを有する第３の色単位がレジスタ２１にロード される。上に説明した第３図のフロー・チャートにより、Ｒ１レジスタ２６は８ の値を有する。Ｒ２レジスタ２７は６の値を有する。Ｒ１レジスタ２６の８の値 および制御ライン７７のｒＯＪに応答し、デコーダ３０はｒｌｌ、１１１１１１ Ｊの信号を発生する。マスク４０は、Ｒ２レジスタ２７に保持きれる６の値に応 答し、ｒｌ　１００００００Ｊの値を発生する。このため、ラインＤ６およびＤ ７に対する信号だけが、出力レジスタ２８にロードされることになる。０ＲＥＧ レジスタ２８の内容は、したがって、ｒｏｏｌ　１００００Ｊであり、それは右 から左に、第１の白の色単位の最終の部分、＄２の黒の色単位および第３の色単 位の３分の２の画素を表わす。これらの信号はその後出力レジスタ２８により出 力信号として解放される。

本件発明を特定の実施例について述べてきたが、この実施例はこの発明を限定す る意図のものではなくむしろそれを明瞭にし説明する意図のものである。この発 明の範囲は添付の請求の範囲から決定されるべきである。

ＦＩＧ、／ Ｑ索発支フＤ−・チャ斗 ＦＩＧ、Ｓ 国際調査報告

Claims (1)

【特許請求の範囲】
1. １．　順次的な色単位ラン・レングス・データから画素データを発生するための ファクシミリ回路であって、第１の色単位の前記ラン・レングス・データを受け かつ保持する第１のレジスタ手段と、 前記画素データを保持する第２のレジスタ手段とを備え、前記第２のレジスタ手 段は前記データが完全に前記レジスタ手段を満すとき前記画素データを出力とし て解放し、さらに 前記第２のレジスタ手段における画素データを表わすラン・レングス・データを 保持する第３のレジスタ手段と、前記第１および第３のレジスタ手段に結合され 、前記第１の色単位のどの部分を前記第２のレジスタ手段にロードしてもよいか を判断する手段と、 前記判断手段に結合され、前記色単位部分に関するランレングス・データを保持 する第４のレジスタ手段と、前記第４および第２のレジスタ手段に結合され、前 記第４のレジスタ手段のラン・レングス・データを、前記色単位部分を表わす画 素データにデコーダし、前記第２レジスタ手段にロードするデコード手段とを備 え、前記第１のレジスタ手段は、前記第１の色単位が画素データとして完全にデ コードされかつロードされたとき次の順次的な色単位のラン・レングス・データ を受けかつ保持する、ファクシミリ回路。 ２、　前記第４のレジスタ手段のラン・レングス・データは第３レジスタ手段の ラン・レングス・データおよび前記色単位部分のラン・レングスに対応するラン ・レングス・データの和である、請求の範囲第１項に記載のファクシミリ回路。 ３、　前記デコード手段は前記第３のレジスタ手段に結合され、前記デコード手 段は前記第３レジスタ手段のラン・レングス信号に対応するマスクを発生し、そ のため前記第２レジスタ手段に既に存在する前記画素データが、前記第４レジス タ手段のデコードした画素データが前記第２のレジスタ手段にロードされたとき 、影響されない、請求の範囲第２項に記載のファクシミリ回路。 ４、一連の色単位ラン・レングス・データから画素データを発生するファクシミ リ装置であって、色単位のラン・レングス・データを受けるための入力レジスタ 手段と、 画素データを保持するための出力レジスタ手段と、前記入力レジスタ手段に結合 され、前記ラン・レングス・データから前記出力レジスタ手段のため前記画素デ ータを発生するための、デコーダ手段とを瀬え、前記デコーダ手段はさらに前記 出力レジスタ手段に結合されて、そのため前記発生された画素データは、前の色 単位の画素データにより占有されていない前記出力レジスタの部分を満たす、フ ァクシミリ装置。 ５、　前記デコーダ手段は 前記色単位の一部のラン・レングス・データを保持づるための第１のレジスタ手 段を描え、前記ラン・レングス部分は前記出力レジスタにロードすべき前記画素 データに対応し、かつ 前記出力レジスタに既にロードされているデータの蓄積されにラン・レングスを 保持する第２のレジスタ手段を漸え、そのため前記ラン・レングス部分に対応す る前記画素データが前記出力レジスタの占有されない部分に゛ロー１〜される、 請求の範囲第４項に記載のファクシミリ装置。 ６、　前記入力、第１および第２のレジスタ手段に結合され、前記出力レジスタ の前記占有されない部分に一致する前記第１のレジスタ手段のため前記色単位の 最大の部分を判断する手段をざらに備える、請求の範囲第５項記載のファクシミ リ装置。 ７、　前記アコ１−ダ手段はさらに 前記第１のレジスタ手段に結合され、前記色単位部分に対応する画素ｆ−夕を発 生しかつ前記出力レジスタに結合され前記画素データをそこにロードする第１の デコーダ要素と、 前記第１のレジスタ手段に結合され、前記蓄積されたラン・レングスを表わす画 素データを発生ずる第２のデコーダ要素とを備え、前記第２のデコーダ要素は前 記出力レジスタの占有されない部分が満たされるように、前記第２のデコーダ画 素データが前記第１のデコーダ画素データをマスクするように、前記出力レジス タに結合される、請求の範囲第６項記載のファクシミリ装置。 ６、　前記入力レジスタは、一部分がデーコートされ前記出力レジスタにロード される色単位に対し残りのラン・レングス・データを保持し、前記残りのラン・ レングス・データが後でデコードされロードされる、請求の範囲第７項記載のフ ァクシミリ装置。 ９、　絵のデータのラインを処理でるファクシミリ装置Ｃ゛あって、コード化さ れた絵のデータ信号を前記給のデータにおける色単位のラン・レングスを表ねづ 信号に変換するデコーダ装置と、前記ラン・レングス信号を画素信号に変換する 画素発生装置と、前記デコーダ装置および前記画素発生装置の動作および動作の タイミングを制御する制御論理装置とを備える、ファクシミリ装置において、前 記画素発生装置は 前記デコーダ装置に積台され前記制御信号に応答し第１の色単位のラン・レング ス信号を受けかつ保持する、入力レジスタと、 前記制御信号に応答し、変換された画素信号を保持しかつ前記画素信号を解放す る出力レジスタと、前記出力レジスタに保持される画素信号の蓄積されたラン・ レングスを表わす信号を保持する第１のレジスタと、前記入力レジスタおよび前 記第ルジスタに結合され、前記出力レジスタの満されない部分に適合される前記 第１の色単位の最大′部分を判断する加算器とを備え、前記加算器は制御信号に 応答し前記色単位部分に関連するラン・レングス信号を発生し、さらに 前記加算器に結合され、前記発生されたラン・レングス信号を保持する第２のレ ジスタと、 前記第２のレジスタに結合され、前記発生されたラン・レングス信号を、前記色 単位部分に関連する画素信号に変換するための第２の要素とを備え、 それによって、制御信号に応答し、前記出力レジスタが、前記出力レジスタが充 満状態のとき、前記画素信号を解放し、かつ前記入力レジスタは、前記第１の色 単位部分が完全に変換されたとき、次の色単位のラン・レングス信号を受（）保 持する、ファクシミリ装置。 １０、　前記発生されたラン・１ノンゲス信号は前記色単位部分のラン・レング スと前記出力レジスタに保持される画素信号の蓄積されたラン・レングスの和を 示す、請求の範囲第９項に記載の装置。 １１、　前記デコーダ要素は、すべて「１」およびＪべて「０」の２つのグルー プの第１の組を並列に発生し、「１」およびｒＯＪの数は前記第２のレジスタに おける前記発生されたラン・レングス信号により示されるラン・レングスにＪ、 り決まる、請求の範囲第１０項記載の装置。 ］２．　前記デコーダ要素はさらに前記第１のレジスタに結合され、かつ前記デ コーダ装置は並列にすべて１１」およびすべてｒＯＪの２つのグループの第２の 絹を並列に発生し、前記組の「１」およびｒＯＪの数は前記レジスタ信号により 示される蓄積されたラン・レングスにより決定され、前記第１および第２の組は 論理的に結合され、そのため前記第１の組のｒ　１　Ｊ　ａ３よびｒＯＪは前記 画素信号により占有される前記出力レジスタにおけるビット位置において消去さ れかつ前記第１の組の１１」およびｒＯＪは画素信号により占有されない出力レ ジスタにお（プるピット部分にロードされて、前記色単位部分に関連の新しい画 素信号を特徴する請求の範囲第１１項記載の装置。 １３、　前記第１の組のすべての「１」およびすべての「０」の前記２グループ の一方は前記発生されたラン・レングス信号により示されるラン・レングスに等 しい「１１または「Ｏ」の数を有し、「１」のグループまたはｒＯＪのグループ の選択は前記色単位の色を表わす制御信号により決定される、請求の範囲第１２ 項記載の装置。