JPS6050940A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、半導体装置、特に集積回路装置に係わり、所
望の論理機能をもつ論理集積回路を容易に実現するため
の集積回路の構成方法に関するものである。

〔従来技術とその問題点〕

１９４８年米国ベル研究所のショノクレー博士らによる
トランジスタの発明以来、半導体素子の進展はめざ寸し
くこれを用いた電子回路は、従来の真空管を用いた回路
を置きかえ装置の小形、軽量、低価格化と高性能化をも
たらした。

やがて、主としてシリコン半導体結晶上に、複数個の半
導体素子を塔載する集積回路が登場すると、電子回路は
さらに小型化され、価格／性能比は著しく向上した。集
積度を上げれば、雷１子回路システムの性能、信頼性は
増大し逆に価格が低下するという現象を作υ出した。電
子システムにとって半導体１１Ｆ回路は不可欠のものと
なり、既存の個別素子による回路は次々に集積回路（Ｉ
Ｃ）におきかえられていった。製造プロセス技術の進歩
は、集積回路の規模にしてｌテツプ当り数ゲートル１０
ゲートのＳＫＩ，　１ｏゲート〜１００ゲートのＭＳＩ
，数１００ゲ−トル数１０００ゲートのＬＳＩといった
ＩＣｉ実現させていった。

こうしたＬＳＩレベルのに！製造できるプロセス技術を
背景として、既存回路のおきかえというパターンを脱す
るＩＣが次に登場した。マイクロプロセッサの出現であ
る。これは、従来のコンピュータ機能を１つの半導体チ
ップ上に集積したもので、ソフトウェアの変更で多種多
様機能を実現させることができる。家庭用電気製品をは
じめとして、考えうるあらゆる電子装置に組み込まれて
、そのインテリジェント化が促進された。とどまる所を
、知らぬプロセス技術は、８ビツト、１６ビツト更には
３２ビツトのシングルチップのマイクロコンピュータを
実現していった。

ソフトウェアの変更だけで機能を変えられるマイクロプ
ロセッサ（マイクロコンピュータ）は、その意味で汎用
のＩＣであるが、同じプロセス技術を背景として専用の
ＩＣも次々に開発されていった。

いずれの場合においても、その集積度は数１０００ゲ一
ト／チツプ以上のレベルにまで達している。従来の雪，
子システムが１つのチップ上に実現できるようになって
いるわけで、今や［集積回路（Ｉｎｔｅｇｒａｔｅｄ　
Ｃｉｒｃｕｉｔｓ）Ｊに変わって「集積システム（Ｉｎ
ｔｅｇｒａｔｅｄ　Ｓｙｓｔｅｍｓ）Ｊという概念で表
現する方力｛適切なレベルとなっている。

「集積システム」とも呼ばれるべきＩＣｉ設計するのが
、極めて大変であることは容易に惟堅できるところであ
る。実際専用ＩＣを製造するＫは、次のような作業過程
を経て行なわれる。まず所望のシステム概念からシステ
ムとしての仕様を決める。

次に、これに基づいて、システムの論理設計を行なう．
、続いて、この論理設計が正しいか否かシミュレータヨ
／を行なう。この時、個別の素子や，ＳＳＩ。

ＭＳＩレベルのＩＣヲ用いブレッドボードと呼ばれる、
最終形態と同様のノ・−ドウエアを作って桧柾する事も
あり、計算機上で論理シミュレータによって検証する手
法もある。以上により｛論理設計が正しく行なわれてい
る事が確認されると、実際にＩＣを製造するためのマス
クのノ《ターン設計が行なわれる。マスクが出来上ると
、これ−７ｆｆ＋いてＩＣの製造が行なわれ、最終製品
が完成する。設計段階においてはＣＡＤ（Ｃｏｍｐｕｔ
ｅｒ　Ａｉｄｅｄ　Ｄｅｓｉｇｎ）と呼ばれる計算機を
用いた計算手法が随所に取シ入られているが、マスク作
製までの設計コストは、ＩＣの集積度が増すにつれ、急
激に上昇し、また、設計期間も長くなる。このため、高
集積度の専用ＩＣを作れるのは、そのＩＣの使用個数が
多く、それによＪＩ０１個当シの設計コストを小さくで
きるものに限られてくる。一般に高集積のＩＣはどその
適用領域は狭く、使用頻度が低いため大量生産向きでは
ない７１チツプマイクロプロセツサはソフトウェアによ
り、適用範囲の拡大を行なったもので、チップとしての
ＩＣは、極めて大量生産向きとなっている点で例外と言
えるが逆に、ソフトウェアによる機能変更という特徴が
、ＩＣとして所望の機能を実行するスピードが遅いとい
う致命的欠点を持っている。

設計コストや開発期間の増大は、高集積ＩＣの実現にと
って障害であり、それに代替するマイクロプロセッサは
スピードが遅いという欠点を持つ事を考えると、高速性
能を必要とする論理回路をＩＣ化できるのは極めて限ら
れた電子システムだけとなる。すなわち、大量に需要が
見込まれる別品のみ、専用ＩＣ（カスタムＩＣ）による
実現が可能であった。

こうしたカスタムＩＣの欠点を補なうため、近年ゲート
アレイと呼ばれるセミ・カスタムＩＣが続々とＩＣ市場
に現われ、カスタムＩＣ化することがコスト的に困難な
、比較的小量の生産で済むようなＩＣの実現のためにイ
吏われている。このゲートアレイは基本論理ゲートをあ
らかじめ半導体ウェーッ・上に規則的に（通常アレイ状
シζ）形成しておき（これは、大量生産できる）、後の
配線方法の変更だけで、所望の論理機能を有するＩＣ′
ｆ：実現するものである。従ってマスク設計に肖っては
、配紹（用マスクのみを新規に作ればよく、その分設計
ゴストは安くなり又、製造に要する時間も注文者から見
れば、配線工程だけを行なうのであるから矧かい。つま
シ所望のＩＣを実現するだめの開発コストが安く、又、
製品納期も短くなるという特徴を有している。こに実現
できなかった小量湿模の論理１しの央視がＵＪ能となっ
ている。欠点は、やはり自由度が増すだけ、ＩＣの動作
スピード、集積度がカスタムＩＣに比べて劣るというこ
とである。

ＩＣとしての性能という点からは、カスタムＩＣが最も
優れていることは言うまでもない。従って一方では、Ｉ
Ｃの設計、製造のコスト及び時間を短縮する努力も行な
われている。このための手法は、主として設計に関して
は、ＣＡＤ、製造については自動化及びウェーハの大口
径化、そして検査についてはテスタの高速化等既存手法
の高度化によって行なわれている。ＩＣが高集積化する
ほど製造に比べ、設計のためのコスト、期間の占める比
率が高くなシその意味で、ＣＩ卸技術は大規模カスタム
ＩＣの実現のための死命を制するものとなってきている
。今や人手だけでＩＣを設計することが不可能である。

大規模ＬＳＩの設計に用いられるＣＡＤシステムは、も
はや、それ自体大型計算機を必要とする大きなシステム
と化し、今後更に集積度が増すにつれ更に高速で処理能
力の大きい計算機が必要であると見込まれている。

このような状況下においても、やはりカスタムＩＣ′ｆ
：作るにはそのＩＣが相当の大量生産とならなければな
らないという制限が存在することになるであろう。

以上のような、大規模の集積回路の設計製造にかかわる
問題点のために、システム設計者は容易にシステム中の
回路をＩＣ化する事ができない。すなわち、設計コスト
のために、小規模生産のシステムのためには、ＩＣ化は
できない。又、仮シに大量生産の見込みが立つにしろ、
開発期間が長い事により、後からの設計変更、手直しが
事実上不可能であることを覚悟せねばならず、ＩＣ化を
リスキーなものとしている。

そこで、８８１２Ｍ５１　レベルの汎用ＩＣをプリント
基板に実装するという方法が、小規模のシステムの回路
を実現する手法として、現在最も一般的にとられている
。これならば、１品種最低１個から作ることができる。

品種当りの個数が増えてＩＣ化できるレベルに達すれば
、ゲート・アレイ、又はカスタムＩＣとして展開すれば
良いのである。

しかし、仁の方法は、回路の機能当りの容積が大きく々
ることや、消費電力が大きいことなどから電子システム
が極めて大型になってしまうとｂう欠点をもつ。

一方１従来よりＰＬＡ（Ｐｒｏｇｒａｒｎｍａｂｌｅ　
Ｌｏｇｉｃ　Ａｒｒａｙ）と称されるものがある。（例
えばＩＢＭ　Ｊｏｕｒｎａｌｏｆ　ｒｅｓｅａｒｃｈ　
ａｎｄ　ｄｅｖｅｌｏｐｍｅｎｔ、ｖｏｌ、１９．Ｎｏ
、２．Ｍａｒｃｈ　１９７５　Ｐ、９ｓ−１０９）。こ
れは第１図に示す如く膨大な配線マトリクスの各交点に
ダイオードを配したＯＲアレイを基本とする。（Ｉ）は
インバータを示す。この配線マトリクス中でＯＲ、ＡＮ
Ｄといった基本的論理を形成し、これを組み上げて行く
。しかしながらＰＬＡは、配線長が非常に長くなるとい
う欠点を有レイにおいては、ある出力ノードに対して各
入力論理信号がダイオードに順方向に電流を流すことに
よシ実現させる。少なくとも１つの入力論理が％１”と
なると、ダイオードに順方向電流が流れて出力ノードは
１１１と・々る。つまり、ダイオードを通して入力布線
を結線するだけで、その結線部に入力論理のＯＲ演算結
果が出力される。ある入力論理が町“であっても、１０
〃である入力論理のノードにはダイオードの逆方向特性
により出力ノードから入力ノードへの電流の逆流はない
ので影響を与えない。す庁わち、ＰＬＡでは電流が流、
れる事が必須条件である。従って前記長大々配線（（よ
り発熱が大きく、又、配線を太くしなけれはならないの
で配線密度も大きくできない。従って論理機能を高集積
に塔載することはできな（・）。

又、結線が電気的にプログラマブルな・・イブワット集
積回路が提案されている（特表昭５８−５０００９６）
。

（７かし、この方式では塔載したチップと基板とがワイ
ヤボンディング等によって行なわれ、従って接続部に多
大表面積を見込まねばなら一ζ、電気的にプログラマブ
ルでけあっても高集漬の集積回路を得ること（はできな
い。しかもチップ聞け２つのスイッチを介して行なわれ
、任意の結線に対して夫々下地基板の一辺の長さを有す
るパッドライン２本、ネットライン２本が必ず等電位で
付随され従って、スイッチの抵抗及び配線の浮遊容量に
よる信号遅延が著しく大きいという問題を有している。

そして、パッドライン、ネットライン相方共信号線とし
て用いられるので動作中に配線の変更を行なう事が不可
能であった。即ち、実機テストを行なう上での使い勝手
が利か々いという不便性を有していた。これは高機能の
集積回路を迅速に組み上げるには極めて重要である。

微細加工技術の進歩により技術的には１チツプに数１０
〃トランジスタ以上の回路を糾み込むことができるよう
になったし、これからも、集積度は更に進展すると見込
寸れる。このような状況におい七は、この数１０〃以上
のトランジスタに何をさせるのか、っまシどのようなＩ
Ｃを作るかを決めるのは極めて困難になシっつぁる。し
かも、その条件として蝶大量に生産するものでなくては
ならないという仁とがある。当然種々のシステム設計者
のアイデアをＩＣ上で実現する試行錯誤が重要なプロセ
スとなる。しかし、開発コストの大きさ、開発期間の長
さ、つまりはターンアラウンドタイムの長さは、これに
立ちはだかる大きな障害である。

又、大量個数用るＩＣのアイデアはそれほど出てくるも
のでもない。つまりは、犬骨生産に向くメモリ及びマイ
クロプロセッサＩＣ等以外に、微細加工技術の恩恵を受
けるＩＣがないのである。しかも、その一方で、ＩＣ化
したくととも個数が少ないために、プリント基板上で実
現している電子システムが数限り々く存在するのである
。

〔発明の目的〕

本発明は、このような従来のＬＳＩシステム実現手法の
行きづ寸り、つまり、ＩＣ化したいが資金、時間の条件
のため実質的に不可能になってしまうという状況に鑑み
なされたものでシステム設計者、回路・設計者がフィー
ルドにて瞬時に自分の所望するＬＳＩレベルの回路ｉ　
ＩＣ化するための手法、及びその土台と々シ実Ｆ見の基
盤となる１チップ外積回路を提供する卓を目的とする。

又、本発明は、高動作速度、高歩留りの接続が電り、的
プログラマブル可能な集積回路を提供する事を目的とす
る。

〔発明の概要〕

本発明の半導体集積回路においては、基板自体に論理機
能を有する複数の回路ブロックが作９込まれる。後述す
る好ましい実施例においては１つのチップ上に２７４個
もの回路ブロックが作り込ま達成されるものである。前
記複数の回路ブロックからなる回路ブロック領域は後述
する４インプツトＮＡＮＤゲート、インバータ、８ビツ
トレジスタ等の論理機能素子の集合から構成される。論
理機能素子はインバータ、ＡＮＤ１０几、ＮＡＮＤ等基
本グ棧 一トの同種又は異部の組み合わせにより構成されるもの
である。例えばフリップフロップ、シフトレジスタ、カ
ウンタ、Ａｌ、［Ｊ、さらにはＣＰＵ等の論理回路も基
本ゲートの組み合わせによシ実現し得る論理機能素子で
ある。勿論、回路ブロックはこの他に単一の基本ゲート
を含んでいてもよい。

この様に本発明では論理機能素子は専用ＩＣやゲートア
レイの手法により構成されＰＬＡと異なう不用な配線部
分は予め除去され高速の素子が準備される。そして各回
路ブロックは夫々信号の入力部及び信号の出力部を有し
ている。そして回路ブロックは１個以上の論理機能素子
を含む領域であり、信号の入出力が相互に行なわれる領
域は夫々複数の回路ブロックを構成する。回路ブロック
領域に隣接して前記基板上に配線領域が形成されている
。これは例えば絶縁膜を介した多層配線技術によって達
成されるものである。かかる配線領域には、前記各回路
ブロックの信号入力部に接続された信号入力用配線群、
及び各回路ブロックの信号出力部に接続された前記信号
入力用配線群と交わる信号出力用配線群から構成されて
いる。そして、前記各回路ブロックの入出力部は、その
回路ブロックに隣接する配線領域において前記信号入力
部は前記信号入力用配線に、前記信号出力部は前記信号
出力用配線に接続される。例えば回路ブロックの配列方
向に平行に配設された配線群に対しては、Ｔ字を構成す
る如く接続される。前記信号入力用配線群と前記信号出
力用配線群との各交点にはスイッチ素子が設けられてい
る。そして、前記各スイッチ素子のＯＮ、ＯＦＦ状態が
制御されることによ勺前記回路ブロック間の信号の入出
力関係が決定され集積回路が構築されるものとなってい
る。

尚、本発明において論理機能とは、通常用いられている
様にある入力に対して出力のパターン例えば”１”又は
“０”が一義的に決定される関係を指すものがこれに含
まれる。フリップ７０ツブ、シフトレジスタ、カウンタ
、ＡＬＵ、さらにはＣＰＵといった組み合わせ回路、順
序回路と呼ばれるものもこれに含まれる。

（以下余白） 〔発明の効果〕 本発明半導体集積回路は、そのハードウェアが製造され
たあとに、所望する論理機能が決定される。

すなわち、論理設計者は、完成された（商品として手に
入る）当半導体集積回路の内部に組み込まれたＳＳＩや
■工規模の機能回路ブロックの相互配線を、スイッチ素
子のＯＮ、ＯＦＦをソフトウェア的に書込み指定するこ
とにより決定できる。つ燻り、この書込みに要する時間
待ちだけで、いわば即座に所望の論理機能を半導体チッ
プ上に実現する事ができる。論理機能を変更したければ
スイッチ素子のＯＮ　、ＯＦ’Ｆ状態を変更して結線状
複を変えてやればよい。スイッチ素子が書替え可能であ
れば、同一チップ上で、Ｉｆ］座に変更できるし、たと
え１替え不能なタイプでも、もう１つチップを用意すれ
ば即座に所望の機能を有するチップが実現できることに
変わりはない。

以上のように本発明によれば所望の論理機能を有する半
導体集積回路を瞬時に実現することができる。塔載され
るＳＳＩ、ＭＳＩ規模の機能回路ブロックは後述の実施
例に示すように１００個以上にすることができ、ゲート
数にして１０にゲート以上のものを用意することができ
る。これは現在カスタムＬＳＩ、セミカスタムＬＳＩ（
ゲートアレイ）として爬造の対象となっている集積回路
の規模に匹敵する。しかも所望のチップを得るだめの待
ち時間は、桁違いに短かい。すなわち、半導体集積回路
の開発時間を極めて短縮することが可能となる。

父、本発明半導体集積回路は、そのノ・−ドウエアは大
量生産するが、その機能はソフトウェア的に決定できる
ため唯１個のチップを作るととも可能である。従来の方
法によっていては、半導体集極限を追求することが可能
となる。

従って本発明半導体集積回路を用いれば、論理システム
の開発スピードが極めて速くなるし、考えうる論理シス
テムをほとんど全てＩＣ化することが可能となり、電子
システムの一品生産に貢献し、来るべき高度情報化社会
の構成機器の製造を容易ならしめる。

マイクロコンピュータチップがソフトウェア的に所望論
理動作を実現するのに対し、本発明半導体回路は、結線
情報を書込む時点では、ソフトウェア的に論理機能を決
定するが、決定されたあとは、ハードウェアで所望論理
動作を行なうというのがその特長である。そのため１ｉ
Ｔｈ作スピードは基本的にブイクロコンビーータチノブ
より速い、す寿わち、本発明半導体回路１はマイクロコ
ンピュータチップのようにソフトウェア的に論理機ｈヒ
を決定できる特長を有しつつ、動イ乍１時に１吐、ノ・
−ドつ念のＩＣである。このことにより、′−来の重子
システム開発手法全−変するものであり、その改善に果
す役割は極めて大きい。

本発明によれば、回路ブロックの入出力部間の信号入出
力がへ心〜？Ｉｌ電気的に７′ログラム可能ｔ〜へ半導
体集積回路が最／ｈのスイッチ数及びの配線長でかつ１
チツプで実現し得る。

即ち本発明によれは、第１に、安価で高密Ｉ変に実装さ
れた、回路ブロック間の入出力関係力ｆ　’ｉｔ気的に
プログラム可能な集積回路チップを提・洪しイＳる。第
２に、高動作速度の回路フ゛ロック１田の入出力関係が
電気的にプログラム可Ｒヒな半導体集積回路チップを提
供する事ができる。本発明のイ（要約な例では、１２８
００００個又は、１８２８００個のスイッチ素子を１チ
ツプ上に有する。勿論全てのスイッチ素子が使用される
わけではないが、広大なフィールドを用いて回路ブロッ
ク間の入出カー係を電気的にプログラムするタイプでは
スイッチ素子の抵抗及び配線の浮遊容量により生ずる信
号伝達の遅延は多数の回路ブロックから半導体集積回路
を組み上げるには重大な問題である。本発明によれば基
本的に１つのスイッチで、代表的な例では配線マトリク
スの１辺の長さをｔとすれば２．５１で駆動し得る。従
ってこの両者により本発明によれば高速化が達成され、
既存のカスタムＩＣ，セミカスタムＩＣにスピードの上
でも対抗し得る。第３に、上記の様に膨大なスイッチ素
子数が半減するという事は製品の歩留りの上でも大きく
貢献すると共に、高集積化の上でも効果大である。即ち
スイッチ素子の形成は配線幅に更に余裕を見込まねばな
らない。この様にスイッチ素子が最小で済むという事は
高集積化に有効である。

〔発明の実施例〕 次に、本発明を実施例に従って詳細にｎ賢明する。

第２図（ａ）は本発明半導体集積回路チップの一実施Ｎ
ｌの構成を示すものであるっＵは２５００μｘｓｏｏｏ
μの大きさを有しており、ｓｓｉ又はＭＳＮ規模の機能
回路ブロックが組込まれている領依である。１つの機能
回路ブロックは約５０ゲート相当のものである。

各ブロックからは出力信号線平均４本　人カ信号神平均
８本がスイッチマトリクス領域坪に１句けて出ている。

領域比の大きさは５６００μｘｓｏｏｏμでスイッチ・
竹は１６００Ｘ８００＝１．２８Ｍ個である。ブロック
の総数は２７４である。従って、］、Ｏｋゲートレベル
以−ヒの論理（１目を潜在的に有している。又、右方に
はＹ−デコーダＢ。

上方にはＸ−デコダ月、が形成され周ＶＩＪには幅２０
０μ・の■」バッファ・電源線領域す２幅１００μの）
くット。

領域用２幅１００μのスクラ′イブ佃域Ｈ力；設けられ
、全体は１０ｍｍＸ１０ｒａｎの大きさのＳｉチップに
形成されている。ブロックの構成は次のようになってい
る。

■４インプッ）ＮＡＮＤゲートを２つもつフ゛ロック７
５（１５個、■２インプットＷゲートを４つもつ）″ロ
ックが１４個、■８インプットＮＡＲＪ）ゲート全１つ
もつブロックが１個、■４つのインバータをもつブロッ
クが１００個、■８ビットレジスタのブロックが１９個
。

■２つのＤタイプフリップフロップをもつブロックが１
９個、■４インプットのに山ゲートを２つもツ７’　ｏ
ックカ１７個、■２対１データセレクタを４つもつプは
ツクが１３個、■４ビットバイナリカウンタを２つもつ
ブロックが１１個、［相］２−４ラインデコーダを２つ
もつブロックが７個＋　＠　３−８ラインデコーダをも
つブロックが３個、［相］４−１セレクタｔｌ″２つも
つブロックが５個、＠８−１セレクタをもつブロックが
４個、ｏ８ビット直列人カー並列出力シフトレジスタを
もつブロックが３個、＠ＳＳビット列入カー直列出方シ
フトレジスタをもつブロックが３個、ｏ８ビット直列人
カー直列出方シフトレジスクをもつブロックが２個、■
単安定マルチバイブレータを２つもつブロックが４個、
ｏ２インプッ）　ＯＲゲートを４つもつブロックが４個
。

ｏ２インプットＮＯＲゲートを４つもつブロックが３個
、［相］ＡＮＤ−０几インバータを２つもつブロックが
３個、■６４ビット貼瓦のブロックが３個、＠２インプ
ットＥＸＣＬＵＳ　ＩＶ［１１，ゲートを４つもつブロ
ックが２個、０４ビツトコンパレータのブロックが３個
、　、＠Ｊ−にフリップフロップを２つもつブロックが
４個、０９ビツトの偶／奇パリティジェネレータ／チェ
ッカのブロックが３個、０４ビツトバイナリ全加算器の
ブロックが２個、０２インプツトマルチプレクサ全４つ
もつブロックが５個、［相］Ｓ−Ｒラッテを４つもつブ
ロックが２個、＠ＡＬＵのブロックが１個、［相］８ビ
ットアドレサプルラソチのブロックが１個、■ルックア
ヘソドキャリジェネレして計算されている。

各ブロックの入力線数、出力線数は、ブロックの論理機
能によって異なるが、平均的ケースの場合に人力８本、
出力４本という構成であるっ例えば、２インプツトＮＡ
ＮＤ　−＋　４つもつブロックはこれに対応している。

こうした代表的ブロックの入力、出力線のブロック外へ
の出てｂき方は具体的には第２図（ｂ）に示すようにな
っている。すなわち、ＭＳＩ機能回路ブロック」の大き
さは、２５００μ横Ｘ４０μ縦であり、間口である４０
μから入力ｌ六：出力線惟が出ている。入力＠２ライン
、出力線１ライン全１つのユニットムとし、４ユニツト
から入力／出力が構成されている。第２図（Ｑは第２図
（ａｌで破線で囲まれた領域を拡大した図である。１点
鎖線で囲まライン領域が設けられてクロック信号ライン
ηが走る。クロック信号ライン領域は■ルバッファ・電
源線領域に含めてみなすこともできへつ倒れにしても両
値域は２００μの幅に収められる。弧、抄は夫々制御信
号用のパッドに接続された出力バッファ及び入力バッ７
アである。又、至はＤタイラフ１２で示されるスイッチ
マトリックス部分でどのように配線されているかを示す
１列であり、入力線は部分で横方向に府す、縦方向に走
る２インと７字形に接続している。横方向に走る入力線
群Ｍと縦方向に走る出力線群亜の交点にはＯＮ状態又は
ＯＦＦ状態を持ち得るスイッチが配され、このスイッチ
がＯＮの時交叉する入力線と出力線が電気的に接続され
、　ＯＦＦの時は電気的に絶縁されるようになっている
う第３図で、スイッチ旦だけかＯＮとなっていれば、η
の出力信号は、スイッチ且を通して、胆の入力用へと伝
達されるう　２つの回路ブロック間の信、号の入出力は
配線マトリクスを介してのみ行なわれる。・このよ、う
ｉｌ／ＱＯＮとすべき信号のスイッチを選択することに
よ・す・、任意の出力Ｆ）を任意の入力線に電気的に接
続できる。、第４図は、スイッチ部のレイアウト図であ
る。スイッチはフローティングゲートとコントロールゲ
ートを有するＭＯ８型ＦＥＴを使用している。鮭は１つ
のユニットを示し、２人力＋１出カの構成で２スイツチ
が含まれている。大きさ１ｄｌｏμ×７μである。超は
出力線で蔓の出′！Ｊ線に接続されているう餅は入力線
である。

矩はＴ生状の７０−ティングゲート　（１ｓｔ　Ｐｏ１
ｙＳｉ）、４６はコントロールライフ（Ｘデコーダ、　
２ｎｄ　Ｐｏ１ｙＳ　ｉ　）　、４７はコントロールラ
イン（Ｘデコーダ、　３ｒｄ　Ｐｏ１ｙＳ　ｉ　）、　
４８は拡散１％９　、４９け入力線のコンタクトホール
（ドレイン部）、隼は出方線セと拡散層凹とのコンタク
トホール＼（ソース部）ｓｏｂは出力線すと拡散層些と
のコンタクトホールである。銘、封は前記Ｐｏ１ｙても
構わ々い。又、超はりとのみコンタクトホール５０ａ位
置で接続されて良い。右下のスケールは１μｍを示す。

第５図は、このＦＥＴの断面図を模式的に示したもので
ある。旦けＰ型Ｓｉ基板に形成されたｎ十ソース、婬は
ｎ十・ドレインであシ凹ハフローティングゲートである
。Ｂは第１コントロールゲートである。これらのゲート
はそれぞれ第１層、第２層、第３層のポリシリコンによ
り形成される。胚はトンネル酸化膜であり厚さ約１００
＾のＳ　ｒ　０２膜である。各々のゲートはＳｉＯ□に
より分離されている。貿は基板であり、フローティング
ゲー）　５３の電位によりそのＳ＋０２膜近くめチャン
ネルを流れる電流が制御される。第６図は、第５図をさ
らに簡略化した図であり、瀉１コントロールゲート餅と
フローティングゲート競の間にＣａなる容量、第２コン
トロールゲート競トフローテイングゲート瞥の間にＣｂ
々る容量、そして７０−ティングゲート６３と基板虹の
間にＣｃなる容量があることを示す図である。通常はＣ
ａキＣｂ　、　Ｃ，＋＋ＣｂキＣｃ々る関係にあるが必
らずしもこの条件が成立する必要はない。との図を使っ
てこのＦＥＴスイッチの動作例を次に説明する。

いま、第１コントロールゲート阿、剋および第２コント
ロールゲート堕、邸を２０．基板ｒ。

虹をＯに設定する。Ｃ，］、Ｃ八ＣａＯ容量関係により
フローティングゲート凹、嬰の電位は約１０　となる。

フローティング凹と基板貿は１ｏｏ＾の５ｉ０２膜を介
して近接しているので、両者の間に１０の電位差がある
ことで、このＳ”＋　０２膜四にトンネル電流が流れる
。すなわち、基板貿から７０−テイングゲート嬰に電子
が注入される。このあと第１コントロールゲート区と第
２コントロール四の両方又はどちらか一方が２０．又け
０になっても注入きれた電子のためにフローティングゲ
ートはマイナスに帯電し、　ＦＥＴの閾値電圧■肩が約
１０　となってＦＥＴはＯＦＦ状態を持続する。っ寸り
、基板電位がＯであれば第１、第２コントロールゲート
の電位にかかわらず、　ＦＥＴはＯＦＦ’である。この
ことはＦＥＴスイッチに’　０１ｉ’Ｆ　＃　書き込み
が行なわれた市を意味する。また第１．第２コントロー
ルゲートの少なくともどちらか一方が０であればトンネ
ル電流は流れず、ＦＥＴスイッチの状態が反転すること
はない。次にηＯＮＥ書き込みのだめの動作を説明する
。第１コントロールゲート菰、怪及び第２コントロール
ゲート堡、並を０．基板醒、虹を２０　に設定する。機
昨回路ブロック領域Ｕとスイソチマアイソレーションが トリクス領域比・はＰＮ接合分離でに辛酸され得る。又
、絶縁基板上に成長されたＳｉ層の様なＳＯ８：Ｘ板で
あれば両者の境界領域をエアアイツレ−ノーＩン或いは
、境界に絶縁膜を埋込んで紗縁分ト１イしてＵ、婬共Ｐ
某板として使用し得る。上記２０　の設定によりフロー
ティングゲートの電位はＣ：ａ　、　Ｃｆ、＋　、　Ｃ
ｃの容量関係により、約１０　となり５１０２膜四にト
ンネル／、［流が流れフローティングゲートから４．（
板へ向けて′電子が放出される。第１コントロールゲー
ト５４と第２コントロールゲート亜の両方又はとちらか
一方が２０、又はＯになっても放出された′ｉｔ子のた
めにフローティングゲートはプラスにイｊ：：　Ｎ　Ｌ
　ＦＥｌｉｌのＶＴＨが約−１０となってＦＥＴはＯＮ
状態を持続する。また第１　、ＭＥ　２コントロールの
ゲートの少なくともどちらか一方が２０　であればトン
ネル電流に、流れずＦＥＴスイッチの状態が反転するこ
とはないっＯＮ”時にコントロールゲート５４　、６４
　、５５　、四を負電位にして基板をＯのまオとしても
等価で・ちる。

こうして％　ＯＮ　＃又は’　ＯＦＦ〃状態をＩ’ＥＴ
に害き込んだあと８板を０としておき、第１コントロー
ルゲート電位ＶｃＧ１第２コントロールゲート電位ＶＣ
Ｇ２を例えば１０　を越えない値に設定してかけば、　
ＦＥＴスイッチが’ＯＮ“’ＯＦＦ“状態をそこ々う恐
れはない。

この場合はフローティングゲートの雷位が引き上げられ
ＦＥ’ｌ”スイッチのＯＮ状態での抵抗値はＶＣＧにＶ
ＣＧ２−０の場合に比べて十分小さくできるので、後述
するスイッチ部の抵抗による信号伝搬遅延を小さくする
ことかで辛る。

この実施例ではフローティングゲート下のトンネルｏｘ
ｉｄｅがソースからドレインの全面にノったって形成さ
ｈ７ている場合を述べたが第７図（ａ）　ｆｌ））　（
Ｃ）　（ｄ）のように一部分だけが薄くなっていてもよ
い。この場合チップのＹｉｅｌｄが向上する。又、第８
図のようにソースからドレインにつながる一部のみが薄
いトンネルｏｗｉｄｅとなっていてもよい。

このようにトンネルｏｘｉｄｅ、部の面積を小さくする
ことは、単に薄膜形成のＹｉｅｌｄを向上させるだけで
なく、基板＼＼＼〜＼肯％Ｓ＼Ｎへとフローティングゲ
ートとの容量結合を小さくシ、それだけコントロールゲ
ートとフローティングゲートの容量結合を相対的に大き
くする結果となり、　ｐＥ’ｒスイッチセルのＷｒｉ　
ｔｅ／ｅｒａｓｅ特性を向上させる。

入力＠１と出力線がこのＦＥＴスイゾチとどのように接
続されるかを示したのが第９図である。丑。

路はＦＥＴのソース、ドレイン、ηは７０−ティングゲ
ート、」は第１コントロールゲートで匹のコントロール
ライン全通じて第２図（ａ）の１３で示されるＸデコー
ダに接続されている。西は第２コントロールゲートで五
のコントロールラインを通じて第１図の月で示されるＸ
デコーダに接続されている。機能回路ブロックの入力ｌ
埠凹は升に、出力線凹は路に接続されている。

以上の例において、機能回路ブロックの構成を限定して
きたが、−計にはこれは任意の構成をとることができる
。全体として、どのような種類の論理機能をもたすこと
を目的とするかで、構成機能回路ブロックの内容は異な
る。ある・場合は、メモリが多い方がよいし、またある
場合はＡＩ、Ｕが多い方が使い易いといった具合である
。ただ、塔載できる機能回路ブロックの総論理ゲート数
と、総入力線数、出力線数には制限がある。半導体集積
回路製作の際のレイアウトルールとして１μルールを採
用し１チツプサイズを１０ｔｔｍＸ　１０ｒｍｎとする
と、総論理ゲート数１００００．５０ゲート規模のＭＳ
　Ｉが機能回路ブロックを構成するとし、前述の例のよ
うに１つのブロックの入力線数を８．出力線数音４とす
ると、総入力線数は、１６００．総出力線数は８００本
となり　（２００ブロツク換算）、これらの入出力線の
あらゆる接続を可能とするためのスイッチマトリックス
中には１６００Ｘ８００＝　１２８００００個のＦＥＴ
スイッチが必要となり第１図で示すようにスイチマトリ
クスの寸法は５６ｍ１８柄となり一方機能回路ブロック
群の占める面積は２．５→＜８ｍｍとすればよいことが
経験的に確かめられた。Ｘデコーダ部の寸法は５．６＋
ｎ＋ｎＸ１ｍｍ、Ｙデューーダ部の寸法は、０９が８燗
でちゃその外側に幅２００μのＩ１０バッファ回路及び
電源線領域１５がありさらに外側に幅１００μのパッド
領域ル最外周部には幅１００μのスクライブ領域■装置
くことにより、本発明の一実施例レイアウトが完成する
。

いかなる出力線も、いかなる入力線に接続できるように
するためには上記例では、１２８００００個のスイッチ
を必要とした。この様子を模式的に第１０図に示す。○
印はスイッチを示す。

以上の例では異種の機能回路ブロックがチップブロック
の釉頌、〜へ駆永嘴Ｓ〜）Ｓ数は第２図（ａ）で説明し
た構成のまま領域具に配置されていたＮＡＮＤ　、　Ｉ
ＮＶＥＲＴＥＲ，、レジスタ、Ｄタイプフリップフロッ
プ、に０．データセレクタ、カウンタ、ラインデコーダ
等の■〜［相］の論理機能回路ブロックは領域１１を８
つの回路ブロック領域に分け、これらに均等に分散配置
した。ブロック分割は次の様に行々、われた。即ち、４
インプツ）　ＮＡＮＤゲート、インバータ、８ピットレ
ジスタ等論理機能単位（’Ｌ（Ｘ＋ＩＣＦＴＪＮＣＴＩ
ＯＮ）・〜を構成している論理機能素子をその輪’！栂
Ｍ’Ｃブロック数が多いものから順に８４１〜第８ブロ
ツクの方向に分割されて行った。そして分配は論理機能
回路ブゴック数の多いものから３ブロツク目毎に行なわ
れた。例えばブロックを１９個を有するものは、第１ブ
ロツクから始まるとすると第１ブロツク、第４ブロツク
、第７ブロツク、第２ブロツク、第５ブロツク・・・の
順である。各分割ブロック内では、その分割ブロックに
付設されるスイッチマトリックスを用いて種々の論理機
能素子が組み合わされ回路が組まれる。勿論、不足して
いる論理機能素子は他のブロックから持って来るが、そ
の数は論理機能素子の種類毎に回路ブロックを構成した
場合に比べて遥かに少なくて済む。

即ち、任意の機能素子の入力部、出力部に対して他の全
機能素子の出力部、入力部との全交点にスイッチを設け
た、従前の方式に比べてスイッチ数すクス領域で接続さ
れてチップ上に所望の回路が実現される。出力線は同じ
分割ブロックの入力線と接続する必要はないから分割ブ
ロック相互間の結線を可能とするための患スイッチマト
リックス数は（７刈０）Ｘ（８Ｘ５）個となる。結局分
割ブロック内部のスイッチマトリックスを含め必要な総
スイッチ数は （（１００＋１０）Ｘ（２００＋５）−１０Ｘ５）Ｘ８
＋（（８−１）ＸＩＯＩｘ（ｓｘｓ）　＝１８２８００
個 となる。スイッチの個数は第１の実施例の１２８０００
０個に比べ１／７にすることができる。

第１１図（ｂ）は第１１図（ａ）の１つのＭＳＩブロッ
ク旦七部分をへ＼示したものである。１つの破線領域に
はＩＮ・ＯＵＴ端子夫々１つのみを示した。破線領域に
よって論理機能素子の種類が異なっている。、ＬＬＬａ
で示す回路ブロックは、破線領域内、破線領域間で付設
したスイッチマトリクスで結線され、更にブロック匣は
他の分割回路ブロック、例えば、１月）とスイッチマト
リクスで結線される。

かくして本実施例によれば、論理（〕→能を有する複数
の回路ブロックに対して同一の論理機能朱子が振り分け
られて回路ブロック内が異種の論理機能朱子の集合によ
って構成され各回路ブロックに第１のスイッチマトリク
スを付設し、各回路ブロックに亘って第２のスイッチマ
トリクスを付設する事によシ静小のスイッチ数で電気的
にプログラム可能な牛導体集積回路が得られ、高速化、
高歩留りに寄与する。又、配線長が最短になる事も高速
化に寄与する。即ち、ブロック間接続に要するスイッチ
数３という増大はこれによって吸収し得る。最小２つの
スイッチ素子を要する技術にこれを適用した場合にはさ
らに多くの即ち６つのスイッチが要求される。しかし全
体としてのスイッチ数の削減は達成されるであろう。尚
、第１１図（ｂ）において、破線で区割した領域の夫々
は付設したスイッチマトリクスから見れば回路ブロック
である。

しかし、フィールド当のスイッチマトリクスがら見れば
全体として回路ブロックである。分割方式は、■、■、
■〜■のみに施してもよい。この場合、分配は８ブロツ
クとすれば、第１ブロツク第２ブロツク・・・の順に為
される。

ところで後述するように、機能回路ブロック間の信号伝
達遅延時間は、信号ラインの容量及びスイッチのＯＮ抵
抗が大きい程遅くなる。遅延時間を小さくするには、Ｆ
′ＥＴスイッチの抵抗を小さくしなくてはならない。Ｉ
Ａ分割の例では、分割ブロックの外に出る信号は機能回
路ブロックから出たあと、近の部分のスイッチ、川の部
分のスイッチ、卯の部分のスイッチと計３鯛のスイッチ
を通過する。第１の実施例や本例の分割ブロック内部だ
けの結線例では通過スイッチ数が１であるのに比べて個
数が多く、これを打開するためには、整、魯世の部分の
スイッチのＯＮ抵抗を下げてやればよい。

具体的には、例えば、これらのＦＥＴスイッチのゲート
幅を３倍にしてやれば、ＯＮ抵抗は１／３となり３個通
過しても第１の実施例と同程度のＯＮ抵抗の影響におさ
えることができる。

第１１図の１００Ｘ２００のスイッチマトリクスは分割
ブロック内の結線に用いられる。この領域自体は密であ
る。従って領域輿９世及び世のスイッチの普通時のコン
ダクタンスは１００Ｘ２００の領域のそれに比べて大と
するのがこの方法の場合一般的である。

例えば上記チャネル幅を３倍とする。そして、この様に
すれば分割ブロック内、分割ブロック間の信号伝達遅延
の差が小となり、つり合いが取り得る。

以上の実施例により、機能回路ブロック相互間の結線を
いかに行なうかが説明された。次に、このチップが１つ
のＬＳＩとして動作するために必要なのは、いかにして
チップ外部との信号の受け渡しを行なうかである。それ
には、外部との接点であるパッド併音１つの機能回路ブ
ロックとみなして、信号の入出力を行なえばよい。第１
２図にそのための構成例を示す。一般の出力線と同様に
入力線Ｆ！、横方向に走り、（例えばｐ留Ｘ助線は縦方
向に走る−１（例えば旨、良）調練は図示される様に回
路ブロック具に一端が接続されない。即ちパッドへ−の
入力線は専用に付加されたものである。パッドベへの入
力線は内部のＭＳ　Ｉ／Ｓ　Ｓ　Ｉ機能回路プロラン群
Ｕ・からの出力線とのすべての交叉点でスイッチ遷と、
浮止等を介して接続されている。ただしパッドからの出
力線、例えば姿とパッドへの入力線、例えば留との交叉
点、例えば坏にはスイッチは存在しない。これはパッド
同志の間で直接入出力動作を行なう必要がないためであ
る。もし特別の要請でそのような動作を必要とするなら
その交叉点つまり、例えば１２３ＫＦＥＴスイツチを設
けてやればよい。

一方、本実施例でパッドは入力用、出力用どちらにも使
うことができる。例えば、バンドてヘチップの外部から
信号を入力した場合は、入カバッファ圀を通してパッド
からの出力線型へ信号が出ていく。父、パッド置からチ
ップの外部へ信号を出力したい時はパッドＪの入力線図
から出カバソファ望→バッドｌ全通して信号は外部へ出
ていく。

これは１つのパッドが信号の入出方何れにも使える事を
意味する。このようにパッドは入力用にも出力用にも使
えるようになっているが、どちらかに決定してよいなら
、一方の機能全削除することで、構成を簡単化し、スイ
ッチ数を節約してもよい。例えば、図中７で示されるパ
ッドの入力；腺Ａに接続されるスイッチ、バッファ聯が
削除される。

さて、出力専用のパッドは特別な目的のために使えるこ
とを例として示しておきたい。第１３１図（ａ）け、そ
のための説明図である。１３０ｊは機能回路ブロック群
である。ＰＥＴスイッチ１３０２をＯＮとすると出力信
号Ｂ　（Ｄ凪（ト）；出力バッファＬ３１−全通してパ
ッドｆｆｉに伝えられてここをモニタすれば出力信号波
形を測定できる。また、ＦＥＴスイッチ１１１Ｇ−’Ｉ
Ｎとすれば出力信号Ｃ（ｎｕつが出力バッファ薗区を通
してバット１３０９に伝えられる。これを外部に取り出
せば、信号Ｃのモニタができる。パッドにつながるｕ旺
、Ｌ３ＭＬのようなＰＥＴスイッチはＯＮ。

ＯＥＦ制御が外部から行なえるので、実際に機能回モニ
タできる。ちょうどボード回路において、ボード上のＩ
Ｃのビンにオシロスコープ又はロジックアナライザのグ
ローブを当ててその電位の値及び時間変化全観測するこ
とと同じ事をＩＣ内部の回路中のＮｏｄｅに対して実行
することができる。もし論理動作上問題があり、機能回
路ブロック間の結線変更したけ扛ばｓ　Ｊｏのスイッチ
群の状態を書き換えて、これを行ない、再び」且−のス
イッチ群のスイッチを選択的にＯＮとして任意Ｎｏｄｅ
の波形観測が行なえる。これはチップ自身が実際のシス
テム環境で動作状態で行なえる。つまり実機テスト、お
よび論理デバッグが行なえる。これらの点が本発明回路
の本領の一つである。

なお、論理レベルのモニタだけでなく、実際の例えば、
１３１２−ライン上の信号波形の詳細を加シたいのであ
れば、１３０±や１３０８の出力バッファとしては、Ｆ
ＥＴのソースフォロワ形式でパッドに信号を出してやる
のがよい。高入力インピーダンス、低出力インピーダン
ス回路だからである。もし実際のライン上の信号波形が
整形されてモニタするのでもよく、例えば、倫理レベル
のモニタ全行なえればよいのなら、出カバソファとして
２段インバータ回路のようなものを用いてもよい。第１
３図（ｂ）（ｑは第１３図（ａｌの細部を示す。’、”
Ｆｙ　１３図（ｂ）はノースフォロア形式を示し、第１
３図（Ｃ１は２段インバータの場合を示す。第１３図（
ｑは偶斂のインバータ段であれば反転がない手を示す。

第１２図や第１３図において用意できるパッドの数に特
に原理的な匍Ｊ限はない′。あるとすれば、チップ上に
空間的にどのくらいパッドが置けるかという事だけであ
る。第２図（ａ）のようなチップレイアウトの場合、パ
ッドの大きさを１００μ刈００μ、パッド間隔を１００
μとすると、空間的には４００個程鹿のパッド配置が可
能である。

デコーダ系、電源系、クロック等、共通信号系用のパッ
ドを差し引いても、３００個程鹿のパッドを信号の入出
力用に割当てられる。実際にはチップのパッケージ技術
の制限で、パッド数はリミットされる。実施例において
は、信号入出力用パッド２００個、信号モニタ用パッド
１６個とした。

半導体集積回路の件能として重要なものに、動作速度が
ある。本発明半導体集積回路の場合、各機能回路ブロッ
ク内部のマスク　レイアウトは、極めて高密度に実現さ
れその動作速度は、最も高速のＩＣとされる、カスタム
ＩＣ並みの性能全実現できる。動作速度の面から、設計
上留意すべきは、信号がスイッチマトリクスを経由して
伝達される、各機能回路ブロック相互間の信号伝達遅延
である。

各機能回路ブロックから出て又機能回路ブロックへ入る
場合の信号伝達遅延の機溝は、第１４図のように考える
ことができる。星は信号を出力する機峻回路ブロックで
あり１４０２−は出力するためのＣＭＯ８構成のバッフ
ァである。１．４０３は出力線の縦方向の出力線Ｂ月−
に接続される横方向に走７）部分である。

１４０５　、１４０６はスイッチ素子部を宿すもので、
−１１秒は、そのスイッチ動作を示し、ユ［瓜はその内
部抵抗腹水す。−１銭ヱは信号が入るべき機能回路−７
゛ロツク１４０８につながる入力線である。Ｃｘ、Ｃ２
，Ｃｓは各々肋。

’１４０７ １４０４コｌ地線との間に存在する容量である。この□
−△ 容量は２種類あり、その１つは配線のラインと接地間の
浮遊容量であり、もう１つは配線上に接続されている　
ＦＥＴスイッチのソース又はドレイン電極と基板（接地
）間にある接合容量である。配線幅１μとした時の浮遊
容量は１００ｆＦ層概略見積れる。また、接合容量の方
はスイッチ１個当り３ＦＥと概略見積れる。第２図（ａ
）のようなレイアウトを考えると、配線Ｈ部の平均配線
長は５−０ｍ＋Ｑ／２”２．６＋ｍｎであり、配線１穀
まの長さは８閑、配線−［践ヱの長さは５．６咽である
。配線旦技につながれているＦ’ＥＴスイッチの数は１
６００個であり、配線１４０７につながるＦＥＴスイッ
チ数は８００個である。これより各容量の見積りを行な
うと、 Ｃ１＝２．６が１００ｆＦ／ｍｙＯ，２５ＰＦＣ２＝＆
５Ｘ１００’ｆＦ／ｒｌ−１６００Ｘ３ＦＦ’＝５．６
　ＰＦＣ３＝５．−ボ１００ｆＦ屑８００Ｘ３ｐＦ＝２
．９６ＰＦとなる。

さて、出力信号がＬｏｗからＨｉｇｈからＬｏｗへ変化
する場合、信号レベルの遷移中は１４０２のドライバは
定電流源とみなすことができる。これはＦＥＴのＩ−■
特性が飽和特性をもつことから言えるわけである。Ｆａ
ｎ−ｏｕｔ＝Ｎの場合の等価回路を示すと第１５図のよ
うに考えることができる。但し１４０８の入力容量はＣ
３に比べ十分小さいので無視して考える。

解析上必要ならＣ３に含めて考えればよい。ｎはＩの定
電流源１．αは機能回路ブロック１４０ｉ＜’の入力端
状に変化する場合を考える。■の時間変化をラプラス変
換法によって解析すると であり た 〜岬の具体数値 Ｃｏ＝Ｃ＋＋０２＝５．８６１）Ｆ　中５Ｐ）”Ｃ３，
：２．９６ＰＦキ３ＰＦ を考え第１０図に示すレイアウトをもつＦＥＴスイッチ
のオン抵抗をＲ＝１にΩと見４．′（れば、１社３のと
き と表現できる。ただしｔの単位は秒、Ｉｏの単位は（Ａ
）　ｌ　Ｖ　（ｔ）の単位は〔Ｖ〕である。

ところで現在行なわれているＭＳＩやＳＳＩレベルのＩ
Ｃをプリント板上に搭載して、論理システムを作シあげ
ろ技術は、本発明集積回路チップによって置換えが実現
できるが、その際その有効性を論理回路の動作の点で維
持するためには、動作スピードは少なくとも同等である
ことが必須条件である。各ＭＳＩ　、　ＳＳＩのレベ屓
本発明回路の場合機能回路ブロック）の動作速度（演算
速度）は同種のロジックファミリで比較（例えば、　０
ＭＯ８同志で比較）すればほぼ両者とも同じである。間
萌となるのは、プリント板の場合の布線遅延と本発明半
導体集積回路の場合のスイッチマ）　ＩＪックス部の通
過時間の比較である。通常、高速ロジックとして知られ
るシので、本発明回路の場合も、平均として、スイッチ
マ）　ＩＪックス部における遅延時間を２ｎｓｅｃとす
るのが妥当と考えられる。

Ｐａｎ−ｏｕｔ数は通常ＬＳＩ中で３と考えるのが標準
であるので遅延時間解析するのに、０式を用いればｘい
。第１４図ノ’Ｋ　源雷ＢＥ　ＶＤＤ　＝　５Ｖ９考え
、Ｈｉｇｈレベル、　Ｌｏｗレベルの閾値を２５Ｘ′と
考えると０式においてｊ　＝＝　２ｎｓｅｃの時Ｖ（ｔ
＝２．５ｎｓｅｃ）≧２．５Ｖであることが条件となる
。■式よりそのための条件はＴｏ≧３７（ｍＡ） である。これより１４０２のようなバッファに用いられ
るＦＥＴのＯＮ時の飽和電流は３７ｍＡ以上でなくては
ならないことがわかる。このために用いられる１４０２
のようなバッファはドライノ々とＵγ称できるものでな
くてはならない。通常の論理ゲート程度のドライブ能力
では、不可能である。即ち、論理機能回路ブロック内に
形成された回路構成用の論理機仙単位に用いられるＦＥ
Ｔ　（電界効果　トランジスタ）よりゲート幅を大きく
した即ち、ドライブ能力の大きいＦＥＴｆｃ用いる必要
がある。ゲート長１μｔゲート幅１０μのＦＥＴでドレ
イン飽和電流１〜５畝程度であるから、３７ｍＡ以上の
ドライブ能力を得るためには、ゲート幅７４〜３７０μ
以上にする必要があることがわかる。第１の実施例で、
第２図（ａ）のレイアウトを採用した時、各機能回路ブ
ロックの出力バッファ部のＦ’ＥＴのゲート幅を１００
μとしたら、平均負荷条件（Ｆａｎ−ｏｕｔ＝３等）で
次段への信号伝送遅延時間を２ｎｓｅｃ以下にすること
が可能であった。また各機能回路ブロックの間口は４０
μでありそこに、平均４個の出力バッファを用意する必
要があるわけで、そこにゲート幅７４〜３７０μ以上の
ＰＥＴ　ｉ実現するためには、ゲート幅の方向は、出力
線の出ていく方向でなくてはならないっその様子を第１
６図に示す。聾は機能回路ブロック、容は出力バッファ
の負荷ＦＥ’ｌ’　（ｐ−チャンネルＭＯ８）のドレイ
ンで電源ＶＤＤが接続されている。麹は出力バッファの
負荷ＦＰＴのソース及びドライバＦＥＴ　（ｎ−チャン
ネルＭＯ８）のドレイ／でこむから出力信号が取り出さ
れる。

聾は出力バッ７アのドライバＦＥＴのソースで接地ライ
ンに接続されている。独は出力ラインで出力バッファを
構成するＦＥＴのゲート幅方向に取り出されていること
を示している。

消費電力も集積回路を評価するパラメータとして重要で
ある。本発明集積回路の場合、その使用方法にもよるが
、すべての機能回路ブロックを使用することは少ない。

通常は、使用されていオいブロックが存在し、このブロ
ックの消費電力をおさえる事が低消費電力化のために重
要である。基本ロジックに０ＭＯ８を採用すれば、ロジ
ック７５ヨ、論理レベルの還移時にのみ電力を消費する
ことを考えると、使用されないブロックの消費電力をお
さえる事が可能である。この場合、使用しない全輪にで
きるようにしておかなければならない。第１７図は、そ
の一方法を示すものである。１７１．１７２は機能回路
ブロックであり、辺、巧は各々のクロック（ａ） 信号ラインである。色、坏は、第２図、♂イソデマトリ
クス中のＦ’ＢＴスイッチと同様のＰＥＴスイッチで一
方が色７ロ、他方がクロック信号源芭につながるクロッ
ク信号供給ライン圀に接続されている。

クロック信号供給ライン１７８は第２図（ａ）のＩ／。

バッファ・電源線領域用と回路ブロック領域■との間に
更に領域をとって設けられる。又、タック信号源は第２
図（ａ）の左上隅の矩形の領域に収められる。１７５　
、１７６等のＦ’ＥＴスイッチは通常ＯＮとしクロック
信号■Ｌが機能回路ブロック１７１　。

１７２等に供給されるようになっているが、もし使用し
ない機能回路ブロックがある場合には、それに対応する
ＰＥＴスイッチｉ　ＯＦＦとしておく。即ち、クロック
は上記スイッチを設けなければ空ブロックに入力してし
まう。こうすることにより、使用しない機能回路ブロッ
ク中の全論理ゲートは、「静」状態となり、電力消費は
ほとんどない。このとき、さらに縦方向に走る線１７９
を用意し、これを電源（ＶＤＤ）に接続するか接地し、
使用しないブロック又はゲートに入るクロック信号線と
の交点のスイッチ（１７１０，１７１１）をＯＮとし、
そのクロック信号線のレベルをＨｉｇｈ、Ｌｏｗどちら
かに強制しておくと力およい。機能回路ブロック中には
、　ＡＬＵのように、全体で１つの論理動作をするもの
もあるが、４イングツｈ　ＮＡＮＤゲートを２つもつブ
ロックのようにいくつかの独立して動く論理ゲートもあ
る。従って機能回路ブロックの１部だけ′ｆ！：使用す
ることもあり、この場合、論理ゲート単位でクロック信
号供給制御用のＦＥＴスイッチを設ける方が好ましい。

次に第１８図は、使用しない入力ゲートの処置方法を説
明するためのものである。使い方によってｌば、論理ゲ
ートの一部を使いたい場合がある。例えば、４インプ、
　トＮＡＮＤゲートを２インプットＮＡ−ＮＤゲートと
して使いたい場合がある。４イングツ）　ＮＡＮＤゲー
トの入力端子ｆ、Ａｊ３．Ｃ，Ｄとすると、Ａ、Ｂ端子
だけを使って２インプツ）　ＮＡＮＤゲートとして動作
させたい場合があるわけである。この場合は、Ｃ端子を
Ｈｉｇｈレベル、Ｄ端子ｉＨｉｇｈレベルに固定してお
けばよい。第１８図においては、縦方向に走る出力線群
ｌと平行に、ＶＤＤ　ＴＩｔ位ライン（’　）Ｉｉｇｈ
　’レベルとして使用）　１８２．、接地電位ジイン（
”　ＬＯＷ　＃レベルとして使用）月じ−を設は入力線
との父叉点にｒＥＴスイッチｕ土を配し、このスイッチ
の制御により、入力ラインに出ｇｈ又はＬＯＷレベルを
固定的に力えることができるようにしおく方法を示して
いる。このように使用しない入力信号を必らず、どちら
かのレベル（上記例はＨｉｇｈ、Ｌｏｗの内的者）に固
定させておくことは、その論理ゲートがノイズによって
誤動作したり、破壊されたシする危険を防止するために
も効果がある。例えば、スイッチマトリクス領域１２で
使用しない入力線に近接して平行に走る他の入力信号線
の電位は結合容量によって当該信号発 線ノイズ訳生し得る。つまｐ　Ｉ　ＤＯＮ’Ｉ’　ＣＡ
ＲＥ　Ｉ端子もどちらかのレベルに固定しておいた方が
よく、そのためにも第１８図のような構成が有効に働ら
く。

％ＤＯＮＴω丑Ｅ’とは使用しない入力端子を影響のな
い１］幼＼１０＃に固定しておくことを言う。ＤＯＮＴ
ＣＡＲ，Ｅとよばれるのは８ビツトカウンタを４ピツト
として使う時のように１１００′どちらでもよい場合を
示す。何れにしてもクロック信号が第１７図の様にクロ
ックの外側から定常的に供給されるように設計されたタ
イプでは、第１７図と第１８図に示した手段を併用する
事が好ましい。もちろん使用していない論理ゲートに対
しても、第１７図のような、クロック信号を与えない手
段と、入力ゲートもどちらかのレベルに固定しておくこ
とが好ましく。

そのためにも第１８図の構成が役に立つ。

第１９図は、可逆的スイッチ素子の例を示す。１９１け
出力線、遷りは入力線である。これらはＦ’ＥＴ素子上
りを介して接続されている。ＦＥＴ素子はエンハンスメ
ントモードタイプのＭＯＳ　ＦＥＴでそのゲートがＨｉ
ｇｈＯ時’　ＯＮ　’、Ｌｏｗの時’　ＯＦＦ”となる
ものである。月良に近接して１ビツトメモリ上Ｉが置か
れており、そのメモリ内容により、１９３のゲート１．
位が決定されるようになっている。すなわち、例えば、
メモリの内容が１なら士υのゲート’１位がＨｉｇｈと
なり１のスイッチがＯＮとなり、０ならゲート電位がＬ
ｏｗとなり、スイッチがＯＦＦとなるようになっている
。星にはＭＯＳＦＥＴの例を示したが基本的には、刀υ
の１ピツトメモリの内容により、９Ｎ、ＯＦＦが制御で
きるものであれば、同様の機能を果すことができる。例
えば接合型ＦＥＴやショットキ型ＦＥＴでもよい。ｆｆ
ｉの１ビツトメモリの内容は、１９５の、コントロール
ラインにより変えることができるようになっている。こ
れらのスイッチは電位伝送型である。これらのスイッチ
は、信号は両方向性でちゃ、出力線から入力線へ信号を
伝送できるのはもちろん必要があれば、入力線から出力
線への信号伝送も可能である。この両方向性の特性は後
述するように、スイッチマトリクスに実際のチップ製造
の時間順となる欠陥スイッチの救済を可能ならしめるよ
うに本発明回路を構成するために役立つ。−力木発明回
路の使用状態では平均Ｆａｎ−ｏｕｔ、　３とするとＯ
Ｎ（、ているスイッチに比べて瘍ＯＦＦ　しているスイ
ッチが多い。つまシ書込み時間が長くなる。これに対し
、第２０図に示す素子ははじめＯＦＦ状態で書込み時に
ＯＮとできる非可逆スイッチで、これを本発明の配線マ
トリクスの交差部に用いれば書込み時間を短かくするこ
とができる。

第２０図はこの素子の断面図である。基本的には、ゲー
ト・ソース間電圧＝０の状態でピンチオンしているＭＯ
ＳＦＥＴにおいて、ゲート−ソース間を短縮させた構造
となっている。２０１のｐ型基板上にｎ十薬のソース２
０２　、　ｎ型のドレイン２０３があるソース・ドレイ
ン間には酸化膜１団を介してゲート電極匝がある。ｎ＋
ソース上にはソース電極２０６が、又ｎ十ドレイン上に
は、ドレイン電極ＩＪがある。ゲート電極力（転）とソ
ース電極名東とは、短絡用金型μｓに′より等電位に保
たれている。ゲート電極２０５とドレイン電ＷＩ２０７
−とは近接される。今、ドレイン電接１Ｕにプラス■ボ
ルト印加し、ソース電＆史旦と基板ＪＬＬを接地すると
、ＶＤｆｆ：ある電圧以上にするとドレイン・ソース間
に電流が流れはじめる。

これは１艮が高電位になることで電子が１移から３月−
へ注入され、これが琳、に流れ込む状態が生じこれがさ
らに増幅されるメカニズムで起こる。

この現象にともなって、さらにＶＤを上げてＶＤＴにす
ると、電４ガ臣と７ぜｗＬユ匠が、おそｒつくけ金属の
エレクトロンマイグレーション効果による移動により短
絡する。このあとＶＤ　全ＯＶとしても物理（ｍとｎ７
が短絡しているのでｆｆと２ｆ）ｆ＞間の低群の交差部
のスイッチに使うと最初は出力線と入力線がＯＦＦ状態
だが、端部に高電圧ＶＤＴ　’　ｌ印加することＫより
、出力線と入力線を短絡状態、つまり、ＯＮ状態にする
ことができる。ＶＤＴの電圧を下げ、安定的に当スイッ
チをＯＮ状態にせしめる目的のためには、第２１図のよ
うな凸形電極構造を採用するとよい。第２４図は、　Ｆ
ＥＴｔ上から見た図で」土はｎ斗ソース、２１’２はｎ
＋ドレイン、釘ユバソース電極、刀工はゲート電極、２
１５はドレイン電極である。町と程−の一部は糎と皿の
部分に凸部を持って互いに近接し対向している。ドレイ
ン・ソース間に電圧を印加すると、この対向部λｌ−に
電界集中が起こりこの部分に、エレクトロンマイグレー
シ１ンが起こりやすくなり、短絡が生じる。

この凸部は、第２１図では１ケ所だが、何ケ所が設けて
、対向部の数を増やしても同様の効果を期待できる。

以上種々のスイッチ例を説明し、その利点について述べ
てきたが、本発明回路において、結線の変更が可能であ
ること、つまりは、スイッチの書換えが可能であること
は、その適用範囲を広げるものである。その意味で、以
下では第５図のＦＥＴスイッチを使用したチップにつき
話を進める。もちろん、第１９図でも書換えは可能だが
、スイッチ部にメモリが必要々ために、所要面精が大き
いので出力線数、入力線数を多くとれないこと、第１９
図の１９３ＦＥＴの閾値は、第５図のＦＥＴの閾値に比
べてかなり小さく、そのため同じ素子形状では、ＯＮ抵
抗が、第５図ＦＥＴよりかなり大きく々ることから最も
多くの応用範囲をもつのは第５図ＦＥＴ　ｆ：有する回
路であるからこれを例に以下の具体例を示すわけである
。第２２図に示すのは、欠陥スイッチ素子があっても、
スイッチマトリックスの動作を保証するための救済方法
の一例であ６゜本発明回路のスイッチ素子数は、１００
に〜ＩＭ個以上におよび、そのうち１個でも不良がある
ために、チップ全体が使用不能になるのではチップの製
造歩留υが極めて小さくなシ、チップの価格が高騰して
しまう。第２２図において、Ｌ度胆、ｕ立国は機能回路
ブロックである。Ｕ狙２ａ　ｌ　：ＬＡ、化ルーは入力
線、Ｘ　、　Ｘムとゆ−は出力線である。この４本及び
両考量のスイッチを除いて図面例示された配線及びスイ
ッチは第１０図の構成に本スイッチ救済の為に新たに付
加されたものである。今、スイッチに欠陥があった場合
のその救済方法を具体例で示す。

２２０３ａの出力信号を２２０２ｂの入力線に接続した
い場合通常はＬ塵η〜２２ｆＬ４．ｄ、、、　（７）　
ＦＥＴのスイッチをＯＮとし、さらに１．η立社のスイ
ッチｅ　ＯＮ　（２２０５−の他のスイッチはＯＦＦ’
）として行なう、ところが卸、１社のスイッチが不良だ
ったとする。不良モードに１・ま２挿あり、常に％　Ｏ
Ｎ　Ｉとなるタイプと常に’　Ｏ’ｆ’Ｆ　Ｉとなるタ
イプである。常にＯＮ　Ｉなら、今このスイッチをＯＮ
にしたいのだから結果的に社幸いにして機能を果たせる
。しかし、常に’　ＯＦ’Ｂ”　＃だと所望の機能を果
たせたい。この時は、跋旦スイッチより機能回路ブロッ
ク側にあって、縦方向に飛る線で入力線、出力線の交叉
点すべてにスイッチをもつ糾銘亜を設け、ηル店全０Ｆ
Ｉｉ’　、　ＭｌｂとｍをＯＮとすればよい。又、２２
０６以外にも、２２０７のようにスイッチ２２０４より
機能回路ブロック側にあって。

縦方向に走り入力線との交叉点にだけ−と■田ａ−，＋
％窒唐を有し、ある場所２２０９からＴ字型に横方向に
走り、出力線との交叉点にスイッチ豆…。

２１■ニーｔもツ線ヲ用意し、スイｙ　ｆ　２２１０ａ
　、２２０８ｂをＯＮする方法によっても救済できる。

２２ｇはｌぷ■に比ベスイッチ素子形成のマスクレイｒ
ウドをη貼−のスイッチと同様にできる利点を有す。’
２４）Ｊ５方式の場合、入力線、出力線の密度が高いと
、パターンルール上の制限で不可能になる場合もある。

一方、２２０５のスイッチが常にＯＮだと困る場合につ
いて考える。上記名朋迫→又卸−沖という信号伝送の場
合もし他方でλ２０３ｂ、−＋　２２０２ａという信号
伝送を行なおうとすると２２０５８はＯＦＦ　ｌ、てい
なければｈ←２いので困る。この時２２０４　ｂ　、２
２ＤＡ、ｃ　、江Ｄ−５９をＯＮとして、２２０３ａ→
２２０２ｂの伝送を行ない、ｎ（社）一方式を採用する
なら、　１２里、２Ｍ１ｄを０丁゛Ｆとし２２ｔ１７．
７．。

？２ＤＪ　ｄ全ＯＮとしてλと１Ｌ→Ｊｌわ伝送を行な
う。

ＯＮとしてη立仲→死工担伝送を行なう。

以上の例において２２０Ｑ−やη０７１７）ような線を
何本か用意しておくと、１個以上の２２０５部分のスイ
ッチ不良に対処できる。もちろん−２２０６−，２２０
７方式のどちらか一方のみ採用してもよいし、又、双方
混用してもよいことは言うまでもない。いずれの場合に
おいても２２０４および２２０７−およびη％のスイッ
チが全て完全でなくてはならない。

以上の実施例において、出力線は縦方向、入力線は横方
向に走っていた。しかし、これは逆でも構わない。その
例を第２３図に示す。２ｍ！！、２ヱ４は機能回路ブロ
ックである。２３２は入力線群、２３３は出力線群であ
る。一般に論理回路において、入力線数よシ出力線数の
方が少ないので、縦方向に走る線の本数の方が多くなる
。一方、機能回路ブロックの寸法は横方向に長いので、
このままでは横長のチップになってしまう。リングラフ
ィ装置によって最大チップ辺長さが規定されると、この
方式では、搭載ゲート数が少なくなるという結果にもな
る。しかし、ここで指摘すべき重要なことは、入力線群
もＴ字型にする方法があるということである。これは第
２４図のようなチップレイアウトに生かされる。第２４
図は機能回路ブロックの配置法によシ、よ、！７多くの
ブロックを搭載する方法を示したものである。機能回路
ブロックはチップの左側揖及びチップの下側２４２−に
置かれている。

左側のブロックから出る出力線け、はじめ２４３ｕＱよ
うに横方向に＃す、あるところでＴ字型に曲υ、」辿の
ように縦方向に走る。そして左側のブロックから出る入
力線は横方向に努４のように走る。

一方、下１則のブロックから出る出力線は、畷五のよう
に縦方向に走る。そして下側のブロックから出る入力線
は、はじめｍのように縦方向に走るが、あるところでＴ
字型に曲り、ユｙ声のように横方向に走る。縦方向に走
る出力線群と横方向に走で機能ブロック搭載数を増やす
ことができるし、又、逆に機能ブロック搭載数を同じに
して、１つの機能ブロック当りのスイッチマトリックス
へ向けての間口を２倍にできてその分細長い機能ブロッ
クでなくなり、機能ブロック内の素子レイアウトを容易
にする効果がある。第２５図はこの方式で行なったチッ
プレイアウトである。チップサイズは、第２図（ａ）と
同じ１０ｒｍｙＣ１０ｔｍである。２５０１はスクライ
ブ用領域−Ｊ　２５０２はパッド用領域、−４バリーは
■２ろおよび電源線領域である。並虹リサイズ７ｍａＸ
　１．８　ｗｎの機能回路ブロック用領域でちゃ、機能
回路ブロック群を為し、第２゛小図誓へのように入力線
、出力線が出ている。この中には６．２５　ｋゲート相
当の論理ゲートが入っている。互助、も機能回路ブロッ
ク用領域であシ、機能回路ブロックが群を為し、６２５
ｍｒｒ；Ｘ１閣のサイズである。この中には３．７５　
ｋゲート相当の論理ゲートが入っている。このブロック
からは第２４図Ｗのように入力線、出力線が出ている。

舒［有］はスイッチマトリックス部で、第５図のような
書替え可能なフローティングゲート形式のＭＯ８ＰＥＴ
スイッチにより構成されている。−案■口はこのスイッ
チを制御するためのＸ−デコーダであり、ｍれている。

それぞれ１２８にビットのＲＡＭであシ合計で２５６に
ビットの容量をもっている。２５１ｊけ２５０９のＳＩ
閏のデータ入出力、および制朔１用ラインの取り出し用
領域で、姓仰より取り出されるこれらのラインを２５０
６のスイッチマトリックスに導入し、任意の機能回路ブ
ロックからアクセスできるようにするためのものである
。サイズは１ｍ１０．１ｍｍとなっている。２５１３も
同様に団のＳＲＡＭのライン取り出し用領域で％　１０
９゜と同じようにして〜銭■の５ｌ（７ｖＶ１を使える
ようにするためのものである。

一方、」５超−にも５ＲＡｈ４が搭載されている。容量
は６４にビットであり、２５０９，２５１０．２５１３
合計で３２０にビットのＳＲＡＭが本チップ内に搭載さ
れていることになる。

４シＡは８１１（ＡＭ　パ２＞１４のデータ線、制御線
をスイッチマトリックス田並に導くための領域である。

ム■はスイッチ１１’ＥＴの制御に必要な２０Ｖ電源を
作る回路や、チップ全体のためのクロック信号発生回路
が搭載されている。これらは必須なわけではなく、チッ
プ外部から供給することも可能だが、ある方がコープに
とっては便利である。これらΣ１．…１０，２５１３，
２５１５−内の回路は互いにどの位置にあってもよく、
本例に示した位置に限るというわけではない。又、ＳＲ
ＡＭのかわシに例えば、マイクロプロセッサを置くこと
もできる。例えば、姓す領域に８ビツトマイクロプロセ
ツサを搭載してもよい。要するに型皿、跋刊、旺ユ、質
■の領域はスイッチマトリックス部２５０６に大量の入
出力線を出すことはＮ％、ないが、入出力線数が、機能
回路ブロックとしての容量に比べて、少ないような回路
、例えば、大容量メモリやマイクロプロセッサを搭載す
るのに適した領域なのである。しかも、その入出力線は
２５１１．２５１２という領域を通じ、他の機能回路ブ
ロックとスイッチマトリックス＆で接続可能である。

次に、主部梗に１２８にピッ）　ＳＲＡＭ　、競りに６
もどットＳＲＡＭ、２５１０に８ビツトマイクロプロセ
ツサ、】達５に電源及びクロック信号発生回路を搭載し
た時のユニークな使用法を説明する。スイッチマトリッ
クス部の結線は、スイッチのＯＮによシ行なわれこれを
行なうには、第９図のＸコントロールライン旺。

Ｙコントロールライン■を制御する。８００本のＸコン
トロールラインから、１本を選ぶためにＸ・デコーダが
あり１６００本のＸコントロールラインから１本を選ぶ
ためにＹ・デコーダがある。その選択のための情報は、
外部からパッド全通して各デコーダに入る。Ｘ・デコー
ドをするに必要な情報は、２９＜　８００　＜　２”だ
から１０ビツト、Ｙ・デコード合するに必要な情報は、
２１０＜　１６００＜２”だから１１ビツトであるから
、そのために浮々１０パッド、１１パツド必要である、
この合計２１パツドからそれぞれ信号線をデコーダのみ
ならずスイッチ−ｑ　）　’）　ｙクスの入力線群に引
き込んでおく。さらに８ビツトずつ組みにして、それぞ
れの入力線データがラッチされるようにして、３本のラ
ッチ制御線ヲ用いて、２１パツドのデータを設定できる
ようにしておく。このようにしておくと、梠９の８ビツ
トマイクロプロセツサにより、Ｘ、Ｙデコーダを制御す
ることが可卵である。つ虜り８ビツトマイクロプロセツ
サはスイッチマトリックスの結線状態全任意に設定し変
更することができるようになるのである。このような機
能の使い方として、チップの自己テストが可能となる。

テスト用プログラムを最初外部から２５０９．２５１３
にあるＳＲＡＭに書き込み、これを２５１０のマイクロ
プロセッサに実行させるわけである。２５０４および亜
匹の機能回路ブロックの論理ゲートのＴｅｓｔｉｎｇも
可能であるし、２５０６−マトリックス中のスイッチの
良否判断ヲ祈なう事もできる。テストデータはＳＩ（Ａ
Ｍ中に一時保管しておき、必要に応じて、後から外部へ
知らすることもできる。

第２５図のような超ＬＳＩチップのセルフテストが可能
なのである。一方、例えば、　ＳＲＡＭの一部ｆ書き換
え可能又は与言換え不可能な則）ＭＫ置きかえ、テスト
ブータラ淋き込んでおくこともできる。

製造テストの段階でこのようＶＣシておくと、あとでこ
のチップを、フィールドで使う時、それに対応する策を
行なうことができる。その対策とは、スイッチマトリッ
クスのスイッチが不良の場合は第２２図で示したような
バイパス方式を実行するとか、或いは機能回路ブロック
の一部が動作不良の時は、そのブロック又は、その中の
不良論理ゲート部を使用しないといったことを実行でき
る。このことは、本チップのメーカやユーザが、本チッ
プを商品として売買する際の適正な価格設定のために助
けとなる。つまシ完全であることが望ましいが、不良個
所の内容が頭に収められた形で、出荷されるので、その
和度合判断し一定の基準に従って、すべてが動作するチ
ップの価格から減額して売買することが可能となるであ
ろう。ちょうど野菜の「きゅうりｊがその曲り具合によ
って価格を設定するように、本チップの完全度の度合に
よって価格を設定することも可能となるわけである。こ
れはメーカにとってもユーザにとっても好ましいことで
ある。もう１つのユニークな使い方を鋭、明する。まず
ＳＲＡＭ又は顯中にスイッチマトリックスの結線情報を
書き込んでおく。この情報よい。

はＯＮとすべきスイッチの情報があれば＼、スイッチは
全部で、第２図（ａ）や第２５図のような構成の時は、
１．２８Ｍ個、第１１図のよう々構成例では、１８２．
８に個であり、これらは、各々２１ビツト、１８ビツト
の情報でスイッチを特定できる。２２０（１，２８Ｘ］
　０６＜　２２１．であり２　（１，８２８ＸＩＱ５＜
２１８であるからである。

７ 第２図（ａ）、第２５図のような１．２８Ｍ個のスイッ
チ構成では、前述のようにＯＮとなるスイッチ数は全論
理ゲーＩｆ使用し、平均Ｆａｎ−ｏ’ｕｔ数を３とした
時でも５０．４　ｋビットのメモリがあれば、結線情報
を蓄えられるわけであシ、第２５図上に搭載する２５１
３部の６４にピッ）　ＳＲＡＭで十分これが行なえる。

λＸ−の１２８にピッ）　ＳＲＡＭも使えばさらに２種
類、合計３種種、の全く異なる結線情報をチップ内に格
納できる。これとｇ部のマイクロプロセッサの、Ｘ−Ｙ
デコーダ制御の機能を用いると、必要に応じてチップ全
体の論理機能をチップ自身の手で変えることができる。

しかも、それによシ実現する機能はハードウェア的に固
定したものと同等で、マイクロコンピュータによるソフ
トウェア的に機能変更するのとは全く異なり、その動作
スピード等の動作特性は専用ＩＣのそれに近いものであ
る。その意味で、本発明集積回路は、従来のＩＣとは概
念を全く異にする、新規の集積回路である。

以上の説明において、基本素子はＣＭＯ８構成止された
。第２６図は、誤動作を防止する別の方法である。そし
、て上記した他の方法と併用し得る。即ち機能回路ブロ
ック又は、論理ゲートへの電源供給ラインにスイッチを
設けておき、使用しない場合にはこのスイッチをＯＦＦ
にすることが有効である。

第２６図は電源供給ラインを示している。２６１は電源
線、μ路はパッドを示している。議は機能回路ブロック
１１を横切って橋渡しされる場合の例である。膿」、４
灸ゆはスイッチ素子であり、力移が用いられるタイプで
は　図からスイッチ、２ｆＬ４　ａのみ取り除かれる。

即ちチップ外周に沿う電源線２６１はその捷ま残される
。

さて、本発明集積回路の利点を生かすためのパる。ｕｌ
はパッケージ本体であり」ｎ−ａ　、刀池はパッケージ
から下向きに出ているピン群である。これらのビン群は
、通常のＩＣ動作に必要なものでありＩＣの動作のため
の入出力信号、制御信号、電源系が含まれる。ビンの出
方は、図のようにパッケージの側壁から出ることもある
し、パッケージの下面から直接下方に出ろこともある。

このパッケージの新規な点は、ビン群２７３のようにパ
ッケージの上方に出るものがある点である。これらのピ
ン群は結線情報入力のためのものである。すなわち、Ｘ
・デコーダ、Ｙ・デコーダ制御用の入力データはこの上
方に出たビンにより行々われる。これによシ。

パッケージをボード上に差し込んだままで、自由にチッ
プ中の結線変更ができる。さらに上方に出たビンには内
部信号モニタ用パッドにつながっているものもある。こ
れをオシロスコープやロジックアナライザにつなぎ、結
線変更を行ないながらチップの論理動作の確認テストが
行なえると凹陥に実際に使用されるべきボード上で実際
の動作状態でのテストが可能となるのである。このこと
により論理設計者の論理図デバッグは極めて容易になｐ
１論理開発の効率は飛躍的に向上する。

以上の例では椀能回路ブロックはチップの辺に沿って設
けられた。第２８図は第１１図の（ａ）で示した分割ブ
ロック方式を用い、チップ上に均一に論理機能含有する
回路ブロックを分散させた例で、そのうちの４ブロツク
を示す。各ブロックは第１１図（ａ）と同じもので対応
箇所には同一番号を付す。

以上本発明半導体回路を用いることにより所望の論理機
能をもつＩＣを、論理設計者、システム設泪者がフィー
ルドで直ちにイ固数１個からイ（トることかでき、電子
システムのＩＣ化に寄与する効果は革命的に太きいとい
える。また、本発明集積回路上に実現された論理機能は
、その結線ｍ報を基にして、直ちに通常のカスタムＬＳ
ＩやゲートアレイＬＳＩ　’に展開し、それにより量産
化することが可能であり、多種多様のＩＣを必要とする
。来るべき知識情報化社会推進に果す役割は極めて大き
い。

【図面の簡単な説明】

第１図は従来例技術を説明する回路図、第２図（ａ）け
本発明半導体集積回路チップの一実施例のレイアウト構
成を示す平面図、第２図（ｂ）は各機能回路ブロックの
入プハ出力椀のブロック外への出ていき方の一例を示す
平面図、第２１図（Ｃ）は一部を拡大した平面図、第３
図は、入力、出力線がスイッチマトリックス部分で、ど
のように配線されているかを示す図であシ、信号の伝達
のされ方の一例を示す平面図、第４図は、スイッチ部の
レイアウト図、第５図は、スイッチ素子として使うＦＥ
Ｔの構造を示す断面図、第６図は、第５図を簡略化した
容量についての等価回路図、第７図（ａ）〜（ｄ）篤は
、第５図のＰＥＴにおけるトンネル酸化膜の形状を説明
する断面図及び平面図、第８図は、第５図のＦＥＴにお
けるトンネル酸化膜の形状を説明する平面図、−第９図
は、第５図のＦＥＴスイッチが本発明半導体集積回路中
でどのように接続されるかを示す回路図、ｉｌＯ図はス
イッチマトリクスの構成例を、模式的に示した平面図、
第１１図（ａ）は、スイッチマトリクスの別の構成の一
例（分割方式）を示すｍＫ瓢＼Ｓ釆面図１、第・１１図
（ｂ）はその拡大図、第１２図は、本発明半導体集積回
路チップの外部との入出力を行なうパッドの構成と、ス
イッチマトリクスへの配線方法を示す平ｍ１図、第１３
図（ａ）は、本発明半導構成を示す回路図、第１４図は
、本発明半導体集積回路のスイッチマトリックス部にお
ける信号伝達遅延時間を評価するためのモデルを示す回
路図、第１５図は、Ｆａｎ−ｏｕｔｆ考慮した、スイッ
チマトリックス部の信号伝達遅延時間を解析するだめの
等価回路図、第１６図は、各機能回路ブロックの出力線
をドライブする出力バッファ回路のレイアウト法を述べ
る平面図、第１７図は、電力消費をおさえるために、各
機能回路ブロック又は論理ゲートに入力するクロック信
号１　ＯＦＦとする方法を示す平面図、第１８図は、使
用しない機能回路ブロック又は論理ゲートの入力線をＬ
ｏｗ又はＨｉｇｈレベルに固定する方法を示す平面図、
第１９図は、可逆的スイッチ素子の例を示す回路図、第
２０図は、非可逆スイッチ素子の構造を示す図で、はじ
めＯＦＦで指示するとＯＮとなる素子の断面図、第２１
図は、第２０図のスイッチ米子を安定的に動作させるた
めに工夫した素子形状を示す平面図、第２２図は、欠陥
スイッチ素子があっても１．これを避け、本発明回路を
正常に動作させるための方法を示す平面図、第２３図け
、入力線群、出力線群の走る方向を変えても本発明回路
が実現できるｑ′＞を示す平面図、第２４図は、第２３
図のような考え方のもとて機能回路ブロックの置く位置
の説明をする平面図、第２５図は、第２４図の方法を用
いて、チップ全体のレイアウトを行なった一例を示す平
面図、第２６図は電源線を示す平面図、第２７図は、本
発明チップをパッケージ化した時、本発明チップの利点
を引き出すための、パッケージ構造を示す斜視図、第２
８図は１本発明の他のレイアウトの例を示す平面図であ
る。 代理人　弁理士　則近憲佑（他１名） 第１図 第４図 第　５　図 第６図 １ 第７図 第　８　図 第　９　図 第１０図 第１１図 第１１図 （ｂ） ／ｆｆＤＬ 第１２図 ／？３ 第１３図 （１：Ｌ　） 第１３図 Ｖｂ６ ｆ礎ン 第　１４　図 第１５図 第１６図 第１７図 第１８図 第１９図 第２４図 と 乃７２： 第２５図 第２６図 第２７図 第２８図 第１頁の続き ０発　明　者　宮　１）　操　川崎市幸区小向東：所内 ０発　明　者　河　村　匡　彦　川崎市幸区４所内

Claims (1)

1. 【特許請求の範囲】 （１）基板に作り込まれた、それ自体論理機能を有し、
   かつ信号の入力部及び信号の出力部を有する複数の回路
   ブロックと、この複数の回路ブロックからなる回路ブロ
   ック領域に隣接し、前記基板上に形成された配線領域と
   を備え、前記回路ブロック領域は複数種の論理機能素子
   の集合から構成され、前記配線領域は互いに交わる信号
   入力用配線群及び信号出力用配線群から構成され、前記
   信号入力用配線群は各回路ブロックの信号入力部に夫々
   接続され、前記信号出力用配線群は各回路ブロックの信
   号の出力部に夫々接続され、かつこれら接続はその回路
   ブロックが隣接する前記配線領域において行なわれ、前
   記信号入力用配線群と前記信号出力用配線群との交差部
   には夫々スイッチ素子が設けられ、このスイッチ素子の
   ＯＮ　、　ＯＦ’Ｆ状態を制御することにより各回路ブ
   ロック間の信号の入出力関係が決定され所望の集積回路
   が構築される事を特徴とする半導体集積回路。 （２）回路ブロックの配列に沿う配線と接続用配線とは
   Ｔ字を構成する如く為されている事を特徴とする特許 回路。 （３）パッドに接続する入力線及び又は出力線が配線領
   域に付加され、かつ配線群との交差部にスイッチ素子が
   介在されている事を特徴とする前記特許請求の範囲第１
   項記載の半導体集積回路っ（４）１つのパッドが入出力
   用相方に使用可ａ鴫とされた事を特徴とする前記特許請
   求の範囲第３項記載の半導体集積回路。 （５）パッドに接続する入力線、出力線にバッファが設
   けられている事を特徴とする前記特許請求の範囲第３項
   記載の半導体集積回路。 （６）信号モニタ用パッドには、パッドに出力する線の
   みが接続されている事を特徴とする前記特許請求の範囲
   ＠３項記載の半導体集積回路。 （７）信号入力用配線群と信号出力用配線群とが互いに
   直交する本を特徴とする特許 第１項記載の半導体集積回路。 （８）信号モニタ用の出力バッファはＦＥＴのソース７
   オロア形式である事を特徴とする前記特許請求の範囲第
   ５項記載の半導体集積回路。 （９）回路ブロック内にドライバＦＥＴが設けられ、ゲ
   ート幅方向が信号出力線の出て行く方向に設定された事
   を特徴とする前記特許請求の範囲第１項記載の半導体集
   積回路。 Ｈ各回路ブロックはＱＭＯＳ構成とされた事を特徴とす
   る前記特許請求の範囲第１項記載の半導体集積回路っ 住υスイッチ素子は電位接続型のスイッチである事を特
   徴とする前記特許請求の範囲第１項記載の半導体集積回
   路。 ＩＩ″！Ｊスイッチ素子として制御端子を有するスイッ
   チ素子が設けられた事を特徴とする前記特許請求の範囲
   第１項記載の半導体集積回路。 ＯＱスイッチ素子はＥ２ＦＲＯＭ構成である半金特徴と
   する前記特許請求の範囲第１項記載の半導体集積回路。 ０４）スイッチ素子はフローティングゲートを有し、チ
   ャネル中部又は拡散層隣接領域で薄くされたゲート絶縁
   膜を有する事を特徴とする前記特許請求の範囲第１項記
   載の半導体集積回路。 ｛ｉωスイッチ未子はフローティングゲートを有し、該
   ゲート下にチャネルの一部であってゲート長方向に横切
   るゲート絶縁膜の薄い領域を有する事を特徴とする前記
   特許請求の範囲Ｐ８１項記載の半導体集積回路。 ｕＯスイッチ素子として１ビツトメモリとＭＯＳＦＥＴ
   の組み合わせが用いられる事を特徴とする前記特許請求
   の範囲第１項記載の半導体集積回路っＯ゛０回路ブロッ
   クと、互いに交差する配線群との間にスイッチ素子を設
   け、それより回路プロソク側に信号入出力用配，腺と交
   わる配線を設けると共に各交差部にスイッチ素子を設け
   、前記配線から前記圧いに交差する配線領域に伸びる配
   線の配線群との交差部にスイッチ素子を設けた欠陥スイ
   ッチ救済手段を有する事を特徴とする前記特許請求の範
   囲第１項記載の半導体集積回路。 （慢回路プロソクは基板の辺に沿って設けられ、対向辺
   及び他の１つの辺に沿ってＸＹデコーダが設けられ、内
   部に配線領域が設けられた事を特徴とする前記特許請求
   の範囲第１項記載の半導体集積回路。 α湯回路ブロックは基板の２辺に沿うＬ字状に設けられ
   、他の２辺に沿ってＸＹデコーダが設けられ一′内部に
   配線領域が設けられた事を特徴とする前記特許請求の範
   囲第１項記載の半導体集積回路。 （イ）回路ブロックは基板の主面内に分散配置された事
   を特徴とする前記特許請求の範囲第１項記載の半導体集
   積回路。 ｃ！１）信号の入力部及び信号の出力部をそれぞれ１個
   以上有する論理機能をもつ回路ブロックを、少なくとも
   ２個以上具備し、前記回路ブロックの入力部は、入力用
   導体配線に接続され、前記回路ブロックの出力部は、出
   力用導体配線に接続され、少なくとも１個以上の出方用
   導体配線が、それぞれ、少なくとも１個以上の入力用導
   体配線とスイッチ素子を介して接続され、当スイッチ素
   子のＯＮ又はＯＦＦ状態は外部からの信号により決定さ
   れるようにした半導体集積回路において前記回路ブロッ
   クの中に、ＮＡＮＤゲート、インバータ、レジスタ、フ
   リップフロッグ、凧ゲート、データセレクタ、カウンタ
   、ラインデコーダ、マルチバイブレータ、ＯＲゲート、
   ＮＯＲゲート、コンパレータ、加算器、マルチプレクサ
   、ラ・、・チ、キャリジエネレータの一部又はすべて含
   まれている事ｆ；ｃ％徴とする前記特許請求の範囲第１
   項記載の半導体集積回路。 （２渇基板にＲＡＪＳＩ又はＲＯＭの少なくとも何れか
   一方が設けられた事を特徴とする前記特許請求の範囲第
   １項記載の半導体集積回路。 （２４）基板の四隅の少なくとも一つに設けられた事を
   特徴とする前記特許請求の範囲第２２項又は第２３項ｅ
   最マイクロプロセソサ及び誠によシセルフテ△ ストが行なわれる事を特徴とする前記特許請求の範囲第
   １項記載の半導体集積回路。 （ハ）テストデータがＳＲＩＡＭ中にストアされ、その
   情報は任意に外部へ取り出し可能とされた事を特徴とす
   る特許 積回路。 Ｃηテストデータが基板上のＦＲＯＭ　Ｋ書き込まれる
   事を特徴とする前記特許請求の範囲第１項記載の半導体
   集積回路。 （至）欠陥部位が記憶される様にした事を特徴とする前
   記特許請求の範囲第１項記載の半導体集積回路。 翰マイクロプロセッサによりＸ　’Ｙデコーダが制御さ
   れる事を特徴とする前記特許請求の範囲第１項記載の半
   導体集積回路。 （７）テスト手順がメモリに格納された後セルフテスト
   が行なわれる事を特徴とする前記特許請求の範囲第１項
   記載の半導体集積回路。