JPS6052113A - カウンタ計数機能点検装置 - Google Patents
カウンタ計数機能点検装置Info
- Publication number
- JPS6052113A JPS6052113A JP59156536A JP15653684A JPS6052113A JP S6052113 A JPS6052113 A JP S6052113A JP 59156536 A JP59156536 A JP 59156536A JP 15653684 A JP15653684 A JP 15653684A JP S6052113 A JPS6052113 A JP S6052113A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- parity
- count value
- counters
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
Landscapes
- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Investigating Or Analysing Biological Materials (AREA)
- Measurement Of Radiation (AREA)
- Debugging And Monitoring (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、等時状態又は等時間係(1socl+ron
−ously )で作動する多数個n、(n≧2)のカ
ウンタの耐数機能を点検するカウンタ計数機能点検装置
に関する。
−ously )で作動する多数個n、(n≧2)のカ
ウンタの耐数機能を点検するカウンタ計数機能点検装置
に関する。
2進カウンタが適正に作動しているか否かをチェックす
るためカウンタを2個設【プ、計数すべきパルスを両方
のカウンタに供給することは既知である。その場合各計
数パルス後に計数値、又tは計数値につき発生したパリ
ティを互に比較し、計数値が同一でないか又は同一パリ
ティを有しない場合には警報信号を発生し、この警報信
号が、2個のカウンタの一方又は2個のパリティ発生器
の一方に障害が起ったことを示すようにしている。
るためカウンタを2個設【プ、計数すべきパルスを両方
のカウンタに供給することは既知である。その場合各計
数パルス後に計数値、又tは計数値につき発生したパリ
ティを互に比較し、計数値が同一でないか又は同一パリ
ティを有しない場合には警報信号を発生し、この警報信
号が、2個のカウンタの一方又は2個のパリティ発生器
の一方に障害が起ったことを示すようにしている。
当該システムが同期状態では作動しないが等時状態で作
動する複数のカウンタを必要とする場合、これらカウン
タが適正に作動しているか否かを点検するため上記方法
を適用するにはすべてのカウンタの各々を2個ずつ設け
る必要がある。
動する複数のカウンタを必要とする場合、これらカウン
タが適正に作動しているか否かを点検するため上記方法
を適用するにはすべてのカウンタの各々を2個ずつ設け
る必要がある。
本発明の目的は、複数の等時状態で作動するカウンタの
計数機能を簡単な態様で点検り−るカウンタ計数機能点
検装置を提供するにある。かかる目的を達成するため本
発明のカウンタ七1数機能点検装置は、瞬時計数値のパ
リティを光生りるパリティ発生器を各カウンタに接続し
、大きいhの61数値を有するカウンタに接続した(n
−1)個のパリティ発生器の各々をシフトレジスタに接
続して、関連するパリティ発生器のパリテ、Cを、関連
するカウンタの計数値及び最小計数値を有するカウンタ
の計数値の間の差に対応する数だりシフ(〜するように
し、(n−1)個のシフ1〜レジスタの各々の出力端子
及び最小計数値を右づるカウンタに接続したパリティ発
生器の出力端子を論理回路の入ツノ端子に接続し、論理
回路のすべCの入ツノ端子に対し同一パリティが供給さ
れた場合論理回路の出力端子から第1信号を送出し、論
理回路のすべての入力端子に対し同一パリティが供給さ
れない場合論理回路の出力端子から第2信号を送出する
よう構成したことを特徴とする。
計数機能を簡単な態様で点検り−るカウンタ計数機能点
検装置を提供するにある。かかる目的を達成するため本
発明のカウンタ七1数機能点検装置は、瞬時計数値のパ
リティを光生りるパリティ発生器を各カウンタに接続し
、大きいhの61数値を有するカウンタに接続した(n
−1)個のパリティ発生器の各々をシフトレジスタに接
続して、関連するパリティ発生器のパリテ、Cを、関連
するカウンタの計数値及び最小計数値を有するカウンタ
の計数値の間の差に対応する数だりシフ(〜するように
し、(n−1)個のシフ1〜レジスタの各々の出力端子
及び最小計数値を右づるカウンタに接続したパリティ発
生器の出力端子を論理回路の入ツノ端子に接続し、論理
回路のすべCの入ツノ端子に対し同一パリティが供給さ
れた場合論理回路の出力端子から第1信号を送出し、論
理回路のすべての入力端子に対し同一パリティが供給さ
れない場合論理回路の出力端子から第2信号を送出する
よう構成したことを特徴とする。
本発明は、カウンタ81数機能点検装置が2個以上のカ
ウンタを備えている場合、この点検装置に既に存在する
カウンタを互に点検す゛ることかでき、従っ−C各カウ
ンタを2個ずつ設ける必要がなくなることを認識し、こ
れを基礎として為したものである。
ウンタを備えている場合、この点検装置に既に存在する
カウンタを互に点検す゛ることかでき、従っ−C各カウ
ンタを2個ずつ設ける必要がなくなることを認識し、こ
れを基礎として為したものである。
次に図面につき本発明の詳細な説明°りる。
第1図には多数の2進カウンタCNTi(i−1,2・
・・・・・、n−1,n≧2)を示してあり、各カウン
タは計数パルスを供給される入力端子1iを有し′Cい
る。各カ1クンタの出力端子にはパリティ発生器P C
iを接続し、各パリティ発生器はその入力端子に接続さ
れたカウンタの品1数伯のパリティを発生する。これら
・、カウンタは等時状態又は等時間係で作動し、これは
、計数パルスが繰返して同時にすべてのカウンタに供給
されるが、これらカウンタの計数値は互に相違させるこ
とができることを意味する。しかし計数値1[J亙の差
は一定とする。これらカウンタCNTiのこ1数値が等
しくないから、カウンタから発生Jるパリディも一般に
等しくない。
・・・・・、n−1,n≧2)を示してあり、各カウン
タは計数パルスを供給される入力端子1iを有し′Cい
る。各カ1クンタの出力端子にはパリティ発生器P C
iを接続し、各パリティ発生器はその入力端子に接続さ
れたカウンタの品1数伯のパリティを発生する。これら
・、カウンタは等時状態又は等時間係で作動し、これは
、計数パルスが繰返して同時にすべてのカウンタに供給
されるが、これらカウンタの計数値は互に相違させるこ
とができることを意味する。しかし計数値1[J亙の差
は一定とする。これらカウンタCNTiのこ1数値が等
しくないから、カウンタから発生Jるパリディも一般に
等しくない。
大きい方の計数値(即ち最小甜数値以外の計数値)を有
する<1l−1)個のカウンタのパリティピッI−はシ
フ1〜レジスタ3Ri (i = 1. 2.・・・・
・・、n−1)に供給し、この目的のため関連するパリ
ティ発生器の出力端子にこれらシフ1〜レジスタを接続
する。(図面ではカウンタCNT+〜CNTn−+が大
きい方の計数1i1をイ1”りるものどす゛る。)シフ
1〜レジスタSRiは供給されたパリティピッ1〜を、
関連するカウンタ(CN1i)の計数値及び最小計数値
を有するカウンタ(CNTn )の計数値の間の差にス
・j応りる数だGノ遅延する(即ちシフトする)。カウ
ンタCi N T−+の瞬時計数値が、例えば、137
であり、カウンタCNTn−1の瞬時計数値が87であ
り、かっカウンタCN T nの瞬時計数値が18であ
る場合、シフトレジスタSR+は119個のシフト位置
を有する必要があり、かつシフ1〜レジスタS Rn
−1は69個のシフ1〜位置を右する必要がある。かく
てシフ1〜レジスタSR+ へ−8Rn−+の出力信号
はカウンタCN T nの出力信号と同期状態になる。
する<1l−1)個のカウンタのパリティピッI−はシ
フ1〜レジスタ3Ri (i = 1. 2.・・・・
・・、n−1)に供給し、この目的のため関連するパリ
ティ発生器の出力端子にこれらシフ1〜レジスタを接続
する。(図面ではカウンタCNT+〜CNTn−+が大
きい方の計数1i1をイ1”りるものどす゛る。)シフ
1〜レジスタSRiは供給されたパリティピッ1〜を、
関連するカウンタ(CN1i)の計数値及び最小計数値
を有するカウンタ(CNTn )の計数値の間の差にス
・j応りる数だGノ遅延する(即ちシフトする)。カウ
ンタCi N T−+の瞬時計数値が、例えば、137
であり、カウンタCNTn−1の瞬時計数値が87であ
り、かっカウンタCN T nの瞬時計数値が18であ
る場合、シフトレジスタSR+は119個のシフト位置
を有する必要があり、かつシフ1〜レジスタS Rn
−1は69個のシフ1〜位置を右する必要がある。かく
てシフ1〜レジスタSR+ へ−8Rn−+の出力信号
はカウンタCN T nの出力信号と同期状態になる。
これらの信号は一致回路I Cへ供給され、この−数回
路は、例えば、カウンタが2個だけの場合には排他的論
理和回路とする。−数回路LCに対するすべての入力信
号が智゛しい場合、−数回路1− Cの出力端子Qut
から第1信号が送出され、−数回路LCに対する入力信
号のすべてが等しく G、Lない場合、−数回路の出力
端子Outから第2信号が送出される。−数回路「Cの
出力端子□utから第1信号が送出されるということは
、供給されたすべてのパリティピッ1−が等しい(リー
ベて“1″又はづべCII OI+ )ことを意味し、
これから、パリティビットが関連する計数値が等時状態
にあると結論することができ、少なくども高い確度でこ
、のことを仮定することができる。−数回路LCの出力
端子Outから第2信号が送出された場合には、パリテ
ィピットがすべては等しくなく、明らかに’61状態が
擾乱される。
路は、例えば、カウンタが2個だけの場合には排他的論
理和回路とする。−数回路LCに対するすべての入力信
号が智゛しい場合、−数回路1− Cの出力端子Qut
から第1信号が送出され、−数回路LCに対する入力信
号のすべてが等しく G、Lない場合、−数回路の出力
端子Outから第2信号が送出される。−数回路「Cの
出力端子□utから第1信号が送出されるということは
、供給されたすべてのパリティピッ1−が等しい(リー
ベて“1″又はづべCII OI+ )ことを意味し、
これから、パリティビットが関連する計数値が等時状態
にあると結論することができ、少なくども高い確度でこ
、のことを仮定することができる。−数回路LCの出力
端子Outから第2信号が送出された場合には、パリテ
ィピットがすべては等しくなく、明らかに’61状態が
擾乱される。
等時式カウンタの5j数機能点検装置は、例えば、メモ
リのアドレス指定の目的のために個々の書込及び読出カ
ウンタを点検り′る場合の如き2個のカウンタ(n=2
)を使用する場合に特に使用される。
リのアドレス指定の目的のために個々の書込及び読出カ
ウンタを点検り′る場合の如き2個のカウンタ(n=2
)を使用する場合に特に使用される。
図面は本発明の実施例を示すブロック図である。
CNT+ −CNTn −=2進カウンタP C+〜P
C++・・・パリティ発生器SR+〜5RII−+・
・・シフトレジスタLC・・・一致回路。 第1頁の続き 国 イヤー イデンシュ 1ヒルヴエルサム ヤン ヴエー/デー へイエ、トラ
ート 41
C++・・・パリティ発生器SR+〜5RII−+・
・・シフトレジスタLC・・・一致回路。 第1頁の続き 国 イヤー イデンシュ 1ヒルヴエルサム ヤン ヴエー/デー へイエ、トラ
ート 41
Claims (1)
- 1、等時状態で作動する多数個++(n≧2)のカウン
タの計数機能を点検するカウンタ計数機能点検装置にお
いて、瞬時61数値のパリティを発生づ′るパリティ発
生器を各カウンタに接続し、大きい方の計数値を有−4
るカウンタに接続した(n−1)個のバリディ発生器の
各々をシフトレジスタに接続して、関連するパリティ発
生器のパリティを、関連するカウンタの計数値及び最小
計数値を有するカウンタの計数値の間の差に対応りる数
だLjシフトするようにし、(n、−1)個のシフ1−
レジスタの各々の出力端子及び最小計数値を右するカウ
ンタに接続したバリディ発生器の出力端子を論理回路の
入力端子に接続し、論理回路のすべての入力端子に対し
同一パリティが供給された場合論理回路の出力端子から
第1信号を送出し、論理回路のすべCの入力端子に対し
同一パリティが供給されない場合論理回路の出力端子か
ら第2(、j号を送出するよう構成し!こことを特徴と
゛りるカウンタ計数機能点検装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8302722A NL8302722A (nl) | 1983-08-01 | 1983-08-01 | Inrichting voor het bewaken van de telfunctie van tellers. |
| NL8302722 | 1983-08-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6052113A true JPS6052113A (ja) | 1985-03-25 |
| JPH04417B2 JPH04417B2 (ja) | 1992-01-07 |
Family
ID=19842219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59156536A Granted JPS6052113A (ja) | 1983-08-01 | 1984-07-28 | カウンタ計数機能点検装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4606057A (ja) |
| EP (1) | EP0136735B1 (ja) |
| JP (1) | JPS6052113A (ja) |
| DE (1) | DE3468601D1 (ja) |
| NL (1) | NL8302722A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5046076A (en) * | 1988-09-19 | 1991-09-03 | Dynetics Engineering Corporation | Credit card counter with phase error detecting and precount comparing verification system |
| US5440604A (en) * | 1994-04-26 | 1995-08-08 | Unisys Corporation | Counter malfunction detection using prior, current and predicted parity |
| US11374576B1 (en) * | 2020-12-30 | 2022-06-28 | Texas Instruments Incorporated | Self-diagnostic counter |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3113204A (en) * | 1958-03-31 | 1963-12-03 | Bell Telephone Labor Inc | Parity checked shift register counting circuits |
| US3117219A (en) * | 1960-12-21 | 1964-01-07 | Honeywell Regulator Co | Electrical circuit operation monitoring apparatus |
| JPS4832923B1 (ja) * | 1967-05-23 | 1973-10-09 | ||
| US3567916A (en) * | 1969-01-22 | 1971-03-02 | Us Army | Apparatus for parity checking a binary register |
| US3668431A (en) * | 1970-10-23 | 1972-06-06 | Burroughs Corp | Functions comparing circuit |
| US3898444A (en) * | 1973-12-28 | 1975-08-05 | Ibm | Binary counter with error detection and transient error correction |
| US3911261A (en) * | 1974-09-09 | 1975-10-07 | Ibm | Parity prediction and checking network |
| JPS5283046A (en) * | 1975-12-30 | 1977-07-11 | Fujitsu Ltd | Check system of error detection circuit |
| US4130818A (en) * | 1977-04-21 | 1978-12-19 | Communications Satellite Corporation | Analog threshold decoding |
| US4278898A (en) * | 1979-08-13 | 1981-07-14 | The United States Of America As Represented By The Secretary Of The Navy | Frequency comparator for electronic clocks |
| NL8006040A (nl) * | 1979-11-09 | 1981-06-01 | Gen Signal Corp | Storingsveilige tijdregelinrichting. |
-
1983
- 1983-08-01 NL NL8302722A patent/NL8302722A/nl not_active Application Discontinuation
-
1984
- 1984-07-19 US US06/632,497 patent/US4606057A/en not_active Expired - Fee Related
- 1984-07-28 JP JP59156536A patent/JPS6052113A/ja active Granted
- 1984-07-30 DE DE8484201110T patent/DE3468601D1/de not_active Expired
- 1984-07-30 EP EP84201110A patent/EP0136735B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0136735A1 (en) | 1985-04-10 |
| JPH04417B2 (ja) | 1992-01-07 |
| US4606057A (en) | 1986-08-12 |
| EP0136735B1 (en) | 1988-01-07 |
| DE3468601D1 (en) | 1988-02-11 |
| NL8302722A (nl) | 1985-03-01 |
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