JPS6052144A - 受信デ−タ速度判定回路 - Google Patents
受信デ−タ速度判定回路Info
- Publication number
- JPS6052144A JPS6052144A JP58159084A JP15908483A JPS6052144A JP S6052144 A JPS6052144 A JP S6052144A JP 58159084 A JP58159084 A JP 58159084A JP 15908483 A JP15908483 A JP 15908483A JP S6052144 A JPS6052144 A JP S6052144A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- counter
- reset
- transmission speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0262—Arrangements for detecting the data rate of an incoming signal
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、データ受信装置において受信データの速度を
判定する速度判定回路に関するものである。
判定する速度判定回路に関するものである。
従来は、成る伝送速度でデータを伝送する伝送システム
に接続されていた受信装置を、他の伝送速度をもつ他の
伝送システムに切り換えてデータを受信する場合には、
切り換えに先立ってシステム側から、次に接続されるシ
ステムのデータ伝送速度を受信装置に報知してやり、受
信装置はそれを解読して、その後になされる伝送速度の
切換に備えるという方法が採られていた。このため、切
換前と後の両システムにおいて、切換を行なうための特
別な動作手順を用意する必要が生じ、システム動作が複
雑になるという欠点があった。
に接続されていた受信装置を、他の伝送速度をもつ他の
伝送システムに切り換えてデータを受信する場合には、
切り換えに先立ってシステム側から、次に接続されるシ
ステムのデータ伝送速度を受信装置に報知してやり、受
信装置はそれを解読して、その後になされる伝送速度の
切換に備えるという方法が採られていた。このため、切
換前と後の両システムにおいて、切換を行なうための特
別な動作手順を用意する必要が生じ、システム動作が複
雑になるという欠点があった。
また従来は、伝送速度が切り換えられた場合、受信装置
の側で予測される複数の伝送速度のそれぞれについて装
置を設定してデータの受信を試み、有意なデータの受信
がなされたときの伝送速度をその時点における真の伝送
速度と判定する方法も採られているが、この方法による
と、予測される伝送速度の数が多い場合など、伝送速度
の判定に時間を要し、切換後受信装置において正しくデ
ータが受信されるようになるまでに時間がかかりすぎる
という欠点があった。
の側で予測される複数の伝送速度のそれぞれについて装
置を設定してデータの受信を試み、有意なデータの受信
がなされたときの伝送速度をその時点における真の伝送
速度と判定する方法も採られているが、この方法による
と、予測される伝送速度の数が多い場合など、伝送速度
の判定に時間を要し、切換後受信装置において正しくデ
ータが受信されるようになるまでに時間がかかりすぎる
という欠点があった。
本発明は、上述の如き従来技術の欠点を除去するために
なされたものであり、従って本発明の目的は、伝送速度
の切換がなされた場合に、システム側を煩わすことなく
、受信装置の側で短時間に簡易に伝送速度の判定を行な
５ことを可能にする受信データ速度判定回路を提供する
ことにある。
なされたものであり、従って本発明の目的は、伝送速度
の切換がなされた場合に、システム側を煩わすことなく
、受信装置の側で短時間に簡易に伝送速度の判定を行な
５ことを可能にする受信データ速度判定回路を提供する
ことにある。
本発明による受信データ速度判定回路は、受信データパ
ルスの系列を入力され、該系列を構成する各パルスのエ
ツジを検出して出力するエツジ検出回路と、検出された
エツジの数をカウントする計数回路と、一定のタイミン
グで前記計数回路を周期的にリセットするリセット回路
とから成り、該リセット回路におけるリセットタイミン
グならびに計数回路の計数容量と関連して前記計数回路
における特定桁に特定の論理値が立つか否かを監視する
ことにより、前記受信データパルス系列の伝送速度を判
定するようにしたことを特徴として（′する。
ルスの系列を入力され、該系列を構成する各パルスのエ
ツジを検出して出力するエツジ検出回路と、検出された
エツジの数をカウントする計数回路と、一定のタイミン
グで前記計数回路を周期的にリセットするリセット回路
とから成り、該リセット回路におけるリセットタイミン
グならびに計数回路の計数容量と関連して前記計数回路
における特定桁に特定の論理値が立つか否かを監視する
ことにより、前記受信データパルス系列の伝送速度を判
定するようにしたことを特徴として（′する。
次に図を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例を示すブロック図である。同
図において、１は受信データ入力端子、２は位相修正層
高ザンブリングクロツク用端子、３はタイマ入力端子、
４は伝送速度判定出力端子（バイナリカウンタＣの最上
位桁ＭＳＨに接続されている）、である。またＢは受信
装置における受信データ読取のためのクロックの再生回
路、Ｅは入カデータバルスのエツジ検出回路、ＤはＤ
−フリップフロップ、ＥＸは排他的論理和回路、Ｃは３
ピツトのバイナリカウンタである。
図において、１は受信データ入力端子、２は位相修正層
高ザンブリングクロツク用端子、３はタイマ入力端子、
４は伝送速度判定出力端子（バイナリカウンタＣの最上
位桁ＭＳＨに接続されている）、である。またＢは受信
装置における受信データ読取のためのクロックの再生回
路、Ｅは入カデータバルスのエツジ検出回路、ＤはＤ
−フリップフロップ、ＥＸは排他的論理和回路、Ｃは３
ピツトのバイナリカウンタである。
第２図は第１図の回路における各部信号のタイムチャー
トである。
トである。
第１図、第２図を参照して回路動作を説明する。
この例においては第２図（ａ）、（ｂ）に示したような
、クロック周期の異なる（つまり伝送速度の異なる）２
種類のデータを判別するものとする。
、クロック周期の異なる（つまり伝送速度の異なる）２
種類のデータを判別するものとする。
なお、第２図（ａ）、（ｂ）では、データを表わすもの
としてクロックを表示しているが、クロックの抽出可能
なデータに於ては、その伝送速度に匹敵する巣位時間当
りのデータパルスのパルス・エツジの個数が存在するの
で、クロックをデータの代りに掲げて説明しても、デー
タ伝送速度判定についての一般性が失なわれることには
ならない。
としてクロックを表示しているが、クロックの抽出可能
なデータに於ては、その伝送速度に匹敵する巣位時間当
りのデータパルスのパルス・エツジの個数が存在するの
で、クロックをデータの代りに掲げて説明しても、デー
タ伝送速度判定についての一般性が失なわれることには
ならない。
さて、端子１に入力データ信号（ａ）又は（ｂ）が入力
された場合、エツジ検出回路Ｅの出力には、（Ｃ）又は
（ｄ）に示す如ぎエツジ（微分出力）が得られる。これ
を６ビツトのカウンタＣＫ入力するが、（ｅ）のごとく
に、図示せざるタイマによってリセットパルスを端子３
より入力してカウンタＣをリセットすることにより、伝
送速度判定出力端子４には、（ｆ）又は（ｇ）のような
出力゛が得られ、入力データ信号が（ａ）であるか（ｂ
）であるかの判定が可能となる。
された場合、エツジ検出回路Ｅの出力には、（Ｃ）又は
（ｄ）に示す如ぎエツジ（微分出力）が得られる。これ
を６ビツトのカウンタＣＫ入力するが、（ｅ）のごとく
に、図示せざるタイマによってリセットパルスを端子３
より入力してカウンタＣをリセットすることにより、伝
送速度判定出力端子４には、（ｆ）又は（ｇ）のような
出力゛が得られ、入力データ信号が（ａ）であるか（ｂ
）であるかの判定が可能となる。
説明を補足する。バイナリカウンタＣはこの場合、６ビ
ツトの容量呑をもつから、その最上位桁ＭＳＢに論理１
が立つためには、２進数にして〔００１〕個のパルスま
たはそれ以上の個数のパルスが、カウンタがリセットさ
れるまでに入力する必要がある。（００１）は１０進数
にして４であるから、４個およびそれ以上のパルスがカ
ウンタＣに、リセットされる前に入力すると、判定出力
端子４において出力を見ることができる。
ツトの容量呑をもつから、その最上位桁ＭＳＢに論理１
が立つためには、２進数にして〔００１〕個のパルスま
たはそれ以上の個数のパルスが、カウンタがリセットさ
れるまでに入力する必要がある。（００１）は１０進数
にして４であるから、４個およびそれ以上のパルスがカ
ウンタＣに、リセットされる前に入力すると、判定出力
端子４において出力を見ることができる。
第２図において明らかなよ５に、エツジ（ｄ）が４個入
力した時点でカウンタＣの最上位桁ＭＳＢの出力（判定
出力端子４０出力ｆ）が立ち上り、次にタイマ人力姑子
６より到来するりセラトノくルス（ｅ）によりカウンタ
ＣはリセットされてＭＳＩ３の出力も立ち下る。
力した時点でカウンタＣの最上位桁ＭＳＢの出力（判定
出力端子４０出力ｆ）が立ち上り、次にタイマ人力姑子
６より到来するりセラトノくルス（ｅ）によりカウンタ
ＣはリセットされてＭＳＩ３の出力も立ち下る。
他方、エツジ（Ｃ）については、その個数カ少ないので
、ＭＳＢの出力が立ち上ることはないので、入力端子１
に入力されたデータが（ａ）であるか（ｂ）であるかは
、！ＩＪ定出力端子４の出力を監視することにより容易
に判定できる。
、ＭＳＢの出力が立ち上ることはないので、入力端子１
に入力されたデータが（ａ）であるか（ｂ）であるかは
、！ＩＪ定出力端子４の出力を監視することにより容易
に判定できる。
ここで、端子２より入力される高サンプリングクロック
は、入力データの伝送速度より十分高い周波数である必
要がある。また、リセットパルス間隔は、雑音により、
エツジパルスが疑似的に増減しても、カウンタＣかもの
出力（この場合カウンタの最上位桁ＭＳＢ）で、（ｆ）
または（ｇ）のごとく、区別がつくように設定しなけれ
ばならない。
は、入力データの伝送速度より十分高い周波数である必
要がある。また、リセットパルス間隔は、雑音により、
エツジパルスが疑似的に増減しても、カウンタＣかもの
出力（この場合カウンタの最上位桁ＭＳＢ）で、（ｆ）
または（ｇ）のごとく、区別がつくように設定しなけれ
ばならない。
この例に於ては、２穏類の伝送速度の判別を行なうもの
として説明したが、もつと多種類の伝送速度を判定した
い場合についても、カウンタＣの計数容量を増加させ、
リセットパルスの間隔を適正にとれば、簡単な論理回路
をカウンタＣの後段に付加することによりそれが可能と
なる。
として説明したが、もつと多種類の伝送速度を判定した
い場合についても、カウンタＣの計数容量を増加させ、
リセットパルスの間隔を適正にとれば、簡単な論理回路
をカウンタＣの後段に付加することによりそれが可能と
なる。
なお、本実施例では、エツジ検出回路Ｅは、受信データ
を読取るために必要なりロックを受信装置側で受信デー
タから再生するのに用いるクロック再生回路に含まれて
いるものを利用しているが、これに限らず、独立に用意
してもよいことは勿論である。
を読取るために必要なりロックを受信装置側で受信デー
タから再生するのに用いるクロック再生回路に含まれて
いるものを利用しているが、これに限らず、独立に用意
してもよいことは勿論である。
以上説明したように、本発明によれば、入力データ信号
より、簡易な回路によって、自動的にデ−タ伝送速度を
判定することができるので、例えば、同じ周波数帯を利
用した異なる複数の移動通信システムがサービスエリア
に混在していて、何れのシステムにもアクセス可能な移
動無線機において、該無線機のエリア内の移動に伴って
アクセスすべきシステムの選択が必要になった場合、入
力データ列よりデータ伝送速度を判別し、それによりシ
ステムが切り換わったことを即時に自動的に判断してシ
ステム選択に対処することができ、各システムにおいて
、移動熱＃！機におけるシステム相互間切替のために従
来のシステムに動作手順上の修正を加えてやる必要もな
（なると共に、移動無線機においてシステム相互間切替
に要する遅延時間も発生しなくなるなどの利点がある。
より、簡易な回路によって、自動的にデ−タ伝送速度を
判定することができるので、例えば、同じ周波数帯を利
用した異なる複数の移動通信システムがサービスエリア
に混在していて、何れのシステムにもアクセス可能な移
動無線機において、該無線機のエリア内の移動に伴って
アクセスすべきシステムの選択が必要になった場合、入
力データ列よりデータ伝送速度を判別し、それによりシ
ステムが切り換わったことを即時に自動的に判断してシ
ステム選択に対処することができ、各システムにおいて
、移動熱＃！機におけるシステム相互間切替のために従
来のシステムに動作手順上の修正を加えてやる必要もな
（なると共に、移動無線機においてシステム相互間切替
に要する遅延時間も発生しなくなるなどの利点がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の回路における各部信号のタイムチャート、であ
る。 符号説明 １・・・・・・入力データ端子、２・・・・・・位相修
正用高サンプリンタクロック端子、３・叩・タイマ入力
端子、４・・・・・・伝送速度判定出力端子、Ｂ・叩・
クロックＧ主回路（ビット同期回路）、Ｅ・曲・エツジ
検出回路、Ｄ・・・・・・Ｄ型フリップフロップ、ＥＸ
・・・・・・排他的論理和回路、Ｃ・・・・・・６ビツ
トのバイナリカウンタ、 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 第１頁の続き ＠発明者 中 １） 志 明 横須賀布拭１丁通信研究
所内
第１図の回路における各部信号のタイムチャート、であ
る。 符号説明 １・・・・・・入力データ端子、２・・・・・・位相修
正用高サンプリンタクロック端子、３・叩・タイマ入力
端子、４・・・・・・伝送速度判定出力端子、Ｂ・叩・
クロックＧ主回路（ビット同期回路）、Ｅ・曲・エツジ
検出回路、Ｄ・・・・・・Ｄ型フリップフロップ、ＥＸ
・・・・・・排他的論理和回路、Ｃ・・・・・・６ビツ
トのバイナリカウンタ、 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清 第１頁の続き ＠発明者 中 １） 志 明 横須賀布拭１丁通信研究
所内
Claims (1)
- １）受信データパルスの系列を入力され、該系列を構成
する各パルスのエツジを検出して出力するエツジ検出回
路と、検出されたエツジの数をカウントする計数回路と
、一定のタイミングで前記計数回路を周期的にリセット
するリセット回路とから成り、該リセット回路における
リセットタイミングならびに計数回路の計数容量と関連
して前記計数回路における特定桁に特定の論理値が立つ
か否かを監視することにより、前記受信データノ（ルス
系列の伝送速度を判定するようにしたことを特徴とする
受信データ速度判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159084A JPS6052144A (ja) | 1983-09-01 | 1983-09-01 | 受信デ−タ速度判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159084A JPS6052144A (ja) | 1983-09-01 | 1983-09-01 | 受信デ−タ速度判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6052144A true JPS6052144A (ja) | 1985-03-25 |
| JPS6356738B2 JPS6356738B2 (ja) | 1988-11-09 |
Family
ID=15685875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159084A Granted JPS6052144A (ja) | 1983-09-01 | 1983-09-01 | 受信デ−タ速度判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337886B1 (en) | 1997-05-12 | 2002-01-08 | Nec Corporation | Bit rate-selective type optical receiver, optical regenerative repeater and automatic bit rate discriminating method |
-
1983
- 1983-09-01 JP JP58159084A patent/JPS6052144A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337886B1 (en) | 1997-05-12 | 2002-01-08 | Nec Corporation | Bit rate-selective type optical receiver, optical regenerative repeater and automatic bit rate discriminating method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6356738B2 (ja) | 1988-11-09 |
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