JPS6052517B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPS6052517B2 JPS6052517B2 JP56188345A JP18834581A JPS6052517B2 JP S6052517 B2 JPS6052517 B2 JP S6052517B2 JP 56188345 A JP56188345 A JP 56188345A JP 18834581 A JP18834581 A JP 18834581A JP S6052517 B2 JPS6052517 B2 JP S6052517B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- mos element
- semiconductor memory
- memory circuit
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000003990 capacitor Substances 0.000 claims description 5
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000009877 rendering Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、高集積半導体記憶回路に好適な半導体記憶
回路に関する。
回路に関する。
従来の半導体記憶回路のデコーダ・バッファを第１図に
示す。
示す。
この第１図において、１〜５はそれぞれＭＯＳ素子を示
し、６はノード７とアース間の浮遊容量を示す。デコー
ダが選択されると、ノード７がＭＯＳ素子１によつて充
電され、ＭＯＳ素子３、４が駆動される。そのとき、ノ
ード８はＭＯＳ素子３によつてアースに放電され、ＭＯ
Ｓ素子５を非導通状態にする。したがつて、ノード９は
ＭＯＳ素子４によつて充電され、選択動作が開始される
。デコーダ１０が非選択状態では、ノード７がデコーダ
１０によつてアースに放電され、他のノードは選択時の
逆状態になる。
し、６はノード７とアース間の浮遊容量を示す。デコー
ダが選択されると、ノード７がＭＯＳ素子１によつて充
電され、ＭＯＳ素子３、４が駆動される。そのとき、ノ
ード８はＭＯＳ素子３によつてアースに放電され、ＭＯ
Ｓ素子５を非導通状態にする。したがつて、ノード９は
ＭＯＳ素子４によつて充電され、選択動作が開始される
。デコーダ１０が非選択状態では、ノード７がデコーダ
１０によつてアースに放電され、他のノードは選択時の
逆状態になる。
このとき、ＭＯＳ素子１からデコーダを介して直流電流
が流れる。したがつて、第１図の従来のデコーダバッフ
ァを使用している半導体記憶回路は記憶容量の増大とと
もに非選択デコーダの数も増大し、直流電流による電力
消費は大きくなると云う欠点がある。これに対して、電
流を減少させるためには、第１図のＭＯＳ素子１の供給
能力を小さくする方法があるが、この方法では、高速動
作を妨げると云う欠点がある。さらに、第１図のデコー
ダバッファでは、ノード９の電位はＭＯＳ素子４のＶ丁
（スレッショルド電位）落ちで、電源マージンも狭くな
る欠点があり、低消費電力および高速動作および広マー
ジンを目的とする高集積記憶回路には不向きである。
が流れる。したがつて、第１図の従来のデコーダバッフ
ァを使用している半導体記憶回路は記憶容量の増大とと
もに非選択デコーダの数も増大し、直流電流による電力
消費は大きくなると云う欠点がある。これに対して、電
流を減少させるためには、第１図のＭＯＳ素子１の供給
能力を小さくする方法があるが、この方法では、高速動
作を妨げると云う欠点がある。さらに、第１図のデコー
ダバッファでは、ノード９の電位はＭＯＳ素子４のＶ丁
（スレッショルド電位）落ちで、電源マージンも狭くな
る欠点があり、低消費電力および高速動作および広マー
ジンを目的とする高集積記憶回路には不向きである。
この発明は、上記従来の欠点を除去するために・なされ
たもので、消費電力が小さくなるとともに、高速動作が
可能となり、しかも、動作範囲の点でも有利な半導体記
憶回路を提供することを目的とする。以下、この発明の
半導体記憶回路の実施例につ・いて図面に基づき説明す
る。
たもので、消費電力が小さくなるとともに、高速動作が
可能となり、しかも、動作範囲の点でも有利な半導体記
憶回路を提供することを目的とする。以下、この発明の
半導体記憶回路の実施例につ・いて図面に基づき説明す
る。
第２図はその一実施例の回路図である。この第２図にお
いて、１１〜１７はそれぞれＭＯＳ素子を示す。また、
１８はノード２２とアース間の浮遊容量を示し、１９は
ノード２３とアース間の浮容量を示す。さらに、２０は
容量、２１は制御信号を示す。
いて、１１〜１７はそれぞれＭＯＳ素子を示す。また、
１８はノード２２とアース間の浮遊容量を示し、１９は
ノード２３とアース間の浮容量を示す。さらに、２０は
容量、２１は制御信号を示す。
この制御信号２１はＭＯＳ素子１２のゲートに加えられ
るようになつている。ＭＯＳ素子１２のドレインはＭＯ
Ｓ素子１１のソースとゲートに接続され、ＭＯＳ素子１
１のドレインは電源に接続されるようになつている。Ｍ
ＯＳ素子１２のソース、ＭＯＳ素子１３のドレインおよ
びＭＯＳ素子１６のゲートはノード２３に接続され、こ
のノード２３と２５間に容量２０が接続され、ノード２
５にはＭＯＳ素子１６のソースおよびＭＯＳ素子１７の
ドレインが接続されている。
るようになつている。ＭＯＳ素子１２のドレインはＭＯ
Ｓ素子１１のソースとゲートに接続され、ＭＯＳ素子１
１のドレインは電源に接続されるようになつている。Ｍ
ＯＳ素子１２のソース、ＭＯＳ素子１３のドレインおよ
びＭＯＳ素子１６のゲートはノード２３に接続され、こ
のノード２３と２５間に容量２０が接続され、ノード２
５にはＭＯＳ素子１６のソースおよびＭＯＳ素子１７の
ドレインが接続されている。
ＭＯＳ素子１６のドレインは電源に接続され、ＭＯＳ素
子１７のソースはアースされている。ＭＯＳ素子１４の
ゲート、ソース、ＭＯＳ素子１５のドレインおよびＭＯ
Ｓ素子１７のゲートはノード２４に接続され、ＭＯＳ素
子１４のドレインは電源に接続され、ＭＯＳ素子１５の
ソースはアースされている。
子１７のソースはアースされている。ＭＯＳ素子１４の
ゲート、ソース、ＭＯＳ素子１５のドレインおよびＭＯ
Ｓ素子１７のゲートはノード２４に接続され、ＭＯＳ素
子１４のドレインは電源に接続され、ＭＯＳ素子１５の
ソースはアースされている。
このＭＯＳ素子１５のゲートはノード２２に接続されて
いる。ＭＯＳ素子１３のゲートはノード２４に接続され
、ＭＯＳ素子１３のソースはノード２２に接続されてい
る。なお、１０は出力がノード２２に接続されたデータ
である。次に、以上のように構成されたこの発明の半導
体記憶回路の動作について説明する。デコーダ１０が選
択状態の場合は、ノード２２はデコーダ１０によつてア
ースに放電され、ＭＯＳ素子１５を非導通状態にする。
そのとき、ノード２４はＭＯＳ素子１４によつて充電さ
れ、ＭＯＳ素子１３，１７を駆動させる。
いる。ＭＯＳ素子１３のゲートはノード２４に接続され
、ＭＯＳ素子１３のソースはノード２２に接続されてい
る。なお、１０は出力がノード２２に接続されたデータ
である。次に、以上のように構成されたこの発明の半導
体記憶回路の動作について説明する。デコーダ１０が選
択状態の場合は、ノード２２はデコーダ１０によつてア
ースに放電され、ＭＯＳ素子１５を非導通状態にする。
そのとき、ノード２４はＭＯＳ素子１４によつて充電さ
れ、ＭＯＳ素子１３，１７を駆動させる。
したがつて、ノード２３はＭＯＳ素子１３を介してデコ
ーダ１０によつて放電され、ＭＯＳ素子１６を非導通状
態にする。また、ノード２５はＭＯＳ素子１７によつて
放電される。次に、デコーダ１０が選択され、制御信号
２１が高電位の選択動作において、ＭＯＳ素子１２（第
１のスイツチ手段）が駆動され、ＭＯＳ素子１１によつ
て、ノード２３，２２が充電され、ＭＯＳ素子１５，１
６を駆動する。このとき、ノード２４はＭＯＳ素子１５
によつて放電され、ＭＯＳ素子１３（第２のスイツチ手
段）およびＭＯＳ素子１７を非導通状態にする。
ーダ１０によつて放電され、ＭＯＳ素子１６を非導通状
態にする。また、ノード２５はＭＯＳ素子１７によつて
放電される。次に、デコーダ１０が選択され、制御信号
２１が高電位の選択動作において、ＭＯＳ素子１２（第
１のスイツチ手段）が駆動され、ＭＯＳ素子１１によつ
て、ノード２３，２２が充電され、ＭＯＳ素子１５，１
６を駆動する。このとき、ノード２４はＭＯＳ素子１５
によつて放電され、ＭＯＳ素子１３（第２のスイツチ手
段）およびＭＯＳ素子１７を非導通状態にする。
そのとき、ノード２２への充電はＭＯＳ素子１３によつ
て遮断される。また、ノード２５はＭＯＳ素子１６によ
つて充電され、選択動作を開始する。
て遮断される。また、ノード２５はＭＯＳ素子１６によ
つて充電され、選択動作を開始する。
さらに、ノード２５の電位は容量２０を介して、ノード
２３に帰還される。以上説明したように、第１の実施例
では、ＭＯＳ素子１１からの電流供給はＭＯＳ素子１２
のゲートに加える制御信号２１で制御することができる
。
２３に帰還される。以上説明したように、第１の実施例
では、ＭＯＳ素子１１からの電流供給はＭＯＳ素子１２
のゲートに加える制御信号２１で制御することができる
。
デコーダ１０の非選択時に制御信号を低電位にすること
により、ＭＯＳ素子１１からの直流電流を遮断し、消費
電流を減少できる。また、高マージンを有するために、
ノード２３とノード２５間に容量２０を設け、選択動作
時にノード２５の電位をノード２３に帰還させ、ブート
ストラツプ効果を効かせることにより、ノード２５の電
位を高電位にできる。
により、ＭＯＳ素子１１からの直流電流を遮断し、消費
電流を減少できる。また、高マージンを有するために、
ノード２３とノード２５間に容量２０を設け、選択動作
時にノード２５の電位をノード２３に帰還させ、ブート
ストラツプ効果を効かせることにより、ノード２５の電
位を高電位にできる。
さらに、高速化のために、ＭＯＳ素子１３によつて、浮
遊容量１８，１９を分離し、ＭＯＳ素子１１の負荷容量
の低減を行つており、選択動作のとき、最初にＭＯＳ素
子１１はノード２３とノード２２を充電する。
遊容量１８，１９を分離し、ＭＯＳ素子１１の負荷容量
の低減を行つており、選択動作のとき、最初にＭＯＳ素
子１１はノード２３とノード２２を充電する。
このときのＭＯＳ素子１１の負荷としては、浮遊容量１
８，１９および容量２０であるが、充電によつてＭＯＳ
素子１５が駆動し、ノード２４を低電位にすると、ＭＯ
Ｓ素子１３は非導通状態になり、浮遊容量１８は遮断さ
れる。
８，１９および容量２０であるが、充電によつてＭＯＳ
素子１５が駆動し、ノード２４を低電位にすると、ＭＯ
Ｓ素子１３は非導通状態になり、浮遊容量１８は遮断さ
れる。
したがつて、ノード２３の充電は容易となり、かつブー
トストラツプ効果が一層効果的になると云う利点がある
。以上のように、この発明の半導体記憶回路によれば、
電流の供給は第１のスイツチ手段を制御信号で制御して
行うようにしたので、非選択時にその制御信号を低電位
にすることにより直流電流を遮断でき、デコーダに直流
電流の流れるのを防止でき、したがつて、消費電力を減
少できる。
トストラツプ効果が一層効果的になると云う利点がある
。以上のように、この発明の半導体記憶回路によれば、
電流の供給は第１のスイツチ手段を制御信号で制御して
行うようにしたので、非選択時にその制御信号を低電位
にすることにより直流電流を遮断でき、デコーダに直流
電流の流れるのを防止でき、したがつて、消費電力を減
少できる。
また、第１のスイツチ手段に接がるノードと出力側のノ
ードの間に容量を設け、選択動作時にこの出力側のノー
ドを第１のスイツチ手段に接がるノードに帰還させるよ
うにしたので、出力側のノードを高電位にでき、広マー
ジンを有するとともに、ブートストラツプ効果を得るこ
とができる。さらに、第１のスイツチ手段に接がるノー
ドとデコーダに接がるノード間に第２のスイツチ手段を
設け、この第２のスイツチ手段によつて両ノードとアー
ス間の浮遊容量を分離して、直流電流を供給するＭＯＳ
素子の負荷の低減化を行つたので、高速化が可能となる
ものである。したがつて、特に、高集積度の半導体記憶
回路に好適になるものである。
ードの間に容量を設け、選択動作時にこの出力側のノー
ドを第１のスイツチ手段に接がるノードに帰還させるよ
うにしたので、出力側のノードを高電位にでき、広マー
ジンを有するとともに、ブートストラツプ効果を得るこ
とができる。さらに、第１のスイツチ手段に接がるノー
ドとデコーダに接がるノード間に第２のスイツチ手段を
設け、この第２のスイツチ手段によつて両ノードとアー
ス間の浮遊容量を分離して、直流電流を供給するＭＯＳ
素子の負荷の低減化を行つたので、高速化が可能となる
ものである。したがつて、特に、高集積度の半導体記憶
回路に好適になるものである。
第１図は従来の半導体記憶回路のデコーダバツフアの回
路図、第２図はこの発明の半導体記憶回路の一実施例を
示す回路図である。 １０・・・デコーダ、１１〜１７・・・ＭＯＳ素子、１
８，１９・・・浮遊容量、２０・・・容量、２１・・・
制御信号、２２〜２５・・・ノード。
路図、第２図はこの発明の半導体記憶回路の一実施例を
示す回路図である。 １０・・・デコーダ、１１〜１７・・・ＭＯＳ素子、１
８，１９・・・浮遊容量、２０・・・容量、２１・・・
制御信号、２２〜２５・・・ノード。
Claims (1)
- 【特許請求の範囲】 １ デコーダ出力とその反転出力とをそれぞれ第１の駆
動端子と第２の駆動端子とに印加して前記デコーダ出力
のバッファ出力を得るバッファ回路を有する半導体記憶
回路において、デコーダの選択・非選択に応じて前記第
１の駆動端子に直流電位を印加又は切断する第１のスイ
ッチ手段と、前記第１の駆動端子と前記デコーダ出力と
の間に介在され前記デコーダ出力の反転信号によつて制
御されて開閉する第２のスイッチ手段とを具備したこと
を特徴とする半導体記憶回路。 ２ 前記バッファ回路は、前記第１の駆動端子とバッフ
ァ出力端子間に帰還容量が接続されたことを特徴とする
特許請求の範囲第１項記載の半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188345A JPS6052517B2 (ja) | 1981-11-26 | 1981-11-26 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188345A JPS6052517B2 (ja) | 1981-11-26 | 1981-11-26 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5891569A JPS5891569A (ja) | 1983-05-31 |
| JPS6052517B2 true JPS6052517B2 (ja) | 1985-11-19 |
Family
ID=16221988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56188345A Expired JPS6052517B2 (ja) | 1981-11-26 | 1981-11-26 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052517B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6296716U (ja) * | 1985-12-06 | 1987-06-20 | ||
| JPS6367817A (ja) * | 1986-09-09 | 1988-03-26 | Nec Corp | 集積回路 |
-
1981
- 1981-11-26 JP JP56188345A patent/JPS6052517B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6296716U (ja) * | 1985-12-06 | 1987-06-20 | ||
| JPS6367817A (ja) * | 1986-09-09 | 1988-03-26 | Nec Corp | 集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5891569A (ja) | 1983-05-31 |
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