JPS6054076A - 画像拡大縮小回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は簡単な構成でし、かも任廊に設定した拡大率及
び縮小率が得られ、かつ画像回転を容易にした画像拡大
縮小回路に関する。

〔従来技術〕

従来の画像拡大縮小回路として、例えば、第１図に示す
ものがある。この画像拡大縮少回路は、システム制御部
によシ拡大率および縮少率が初期設定部ｔする３２ビツ
トのシフトレジスタ１０１と、イメージ記憶装Ｒ２００
よ〕の原イメージデータの行方向（又は列方向）のデー
タがセットてれる３２ビツトのシフトレジスタ１０２と
、原イメージデータがシフトレジスタ１０２よシ供給さ
れて新イメージデータが作らｎる３２ビツトのシフトレ
ジスタ１０３と、シフトレジスク１０２及び１０３内の
イメージデータの有効長をカウントする３２進のカウン
タ１０４及び１０５と、拡大／縮小指令を反転出力する
インバータ１０６と、シフトレジスタ１０１の出力信号
とインバータ１０６の出力信号との論理積をとって出力
信号を発生するアンドゲート１０７と、シフトレジスタ
１０１及び拡大／縮小指令の論理積をとって出力信号を
発生するアンドゲート１０８と、拡大／縮小指令とアン
ドグー）１０７の出力信号の論理和をとって出力信号を
発生するオアゲート１０９と、インバータ１０６の出力
信号とアンドグー）１０８の出力信号の論理積をとって
出力信号を発生するオアグー）１１０と、クロック信号
とオアゲート１０９の出力信号の論理積をとるアンドグ
ー）　Ａｌｌと、クロ、り信号とオアゲート１０１の出
力信号の論理積をとるアンドゲート１１２とよシ構成さ
れる。

第２図は第１図に示し次画像拡大縮小回路を水平方向及
び垂直方向の各々の拡大縮少回路に用いてイメージ処理
装置を構成した一例であｐ。

原イメージデータ及びシフトレジスタ１０３よシの拡大
又は縮／Ｊ％さ九た新イメージデータな記憶するｌワー
ド３２ビツト栴成のイメージ記憶装置２００と、マイク
ロプロセッサを用いて構成されシステム全体の制御を行
なうシステム制御部３００と、原イメージの行方向のデ
ータを拡大縮小して行方向の新イメージデータを作成す
る第１図に示した構成の行方向拡大縮小回路４００と、
原イメージデータの列方向のデータを拡大縮小して列方
向の新イメージデータを作成する列方向拡大縮小回路５
００と、各種端末装置より入力したイメージデータをイ
メージ記憶装置２００に転送し或いは拡大縮小後のデー
タを出力装置に転送するホストＣＰＵ　６００と、ホス
トＣＰＵ　６００とイメージ処理装置とｔ”電気的に結
合するチャネル結合回路７００と、各回路よりのイメー
ジ記憶装置２００へのアクセスを制御するアクセス制御
回路８００とよシ構成芒ｎる。

以上の構成において、ドキーメント等のイメージ情報は
ホス）ＣＰＵ６００よりチャネル結合回路７００を介し
てイメージ記憶装置２００に格紬し、システム制御部３
００ＫＪ、って拡大率又は＃：１小率を拡大縮小回路４
００及び５００に設定し、この縮倍率に従って原イメー
ジデータのデータ移ｒｔｂを制御して新イメージデータ
を作成し、イメージ記憶装Ｒ２００に転送する。イメー
ジ記憶装置２００に記憶さｎた拡犬又り、縮小後の新イ
メージデータはホストｃＰＵ６００を介して外部機器あ
るりは伝送線路に出力される。

このときの画像拡大縮小動作衾行方向拡大縮小回路・■
００について２倍に拡大の場合を例に以下゛詳述する。

拡大／縮小指令はシステム制御部３００↓、す、拡大の
場合にｌ、縮小の場合にＯが与えられ、また、拡大率あ
るいは縮小率に応じた３２ビツトの２進数がシフトレジ
スタ１０１にセットされる。例えば、２倍に拡大する場
合は０１０１０１・・・、４倍に拡大する場合は０１１
１０１１１０１１１・・・：の如くの配列で全部で３２
ビツト構成のものがシフトレジヌク１０１にセットさ牡
ている。

２倍に拡大の場合には、拡大／縮小ｊｉｉ令が１で、シ
フトレジスタ１０１は０１０１０１・・・Ｏ２０ムであ
り、初期状態におい１は、クロック信号が供給源れず、
カウンタ＋０４及び１０５が０にセットで肛ている。こ
の状態におい−Ｃシフトレジスタ１０２に原・「メージ
データの行方向データの３２ビツトがイメージ記憶装置
２００．１ニジ転送ぜノする。

転送後にクロック信号が入力てれるが、オアゲ−）１０
９の１０カレベルが１でオアゲート１１Ｏの出力レベル
がＯであるため、アントゲ−１・ｉｌｌに出力信号が発
生してもアントゲ−）１１２に出力信号は発生しない。

アンドゲートｉｉｉの出力信号によｐカウンタ１０５が
歩進すると共にンフトレジスタ１０３にシフトレジスタ
＋０２の左端の１ビツトのデータが伝送さ扛る。、つい
でクロック信号が出力され、シフトレジヌク１０１ｅｌ
ビツト左へシフト重重〃がアンドゲート１０７及び１０
８に出力でれる。この＾めオアゲート１０９及び１１０
の双方にルベルの出力信号が発生し、アントゲ−）Ｉｌ
ｌ及び１１２の―ずれにも出力信号が発生し、カウンタ
１０４．ｉ０５が共に歩進するど共にシフトレジスタｉ
０２．ｕ０３が共に１ビツトタは左にシフトする。この
ときシフトレジアタ１０３に転送さｆするデータは前回
のクロック発生時のデータと同一であり（アンドゲート
１１２よシ前回は出力信号が発生しでいないためシフト
〃二豹−なわれ１いない）、原イメージデータの１ビツ
トが枕け″Ｌ２ビット転送されることに、２！ｉ−る。

クロック化上が３２個出力されると、カウンタ１０５よ
りヌトア綿令か出きれ、・１メ一ジ記憶ｉ’％、２００
内の納イメージデータ内にシフトレジスタ１１３３内の
データがストア芒牡る。また、カウントｌ　（＋　４が
３２カウントした時点でフェッチ命令が出され、次の原
イメージデータを／フトレジスタ１０２にセットする。

このように、シフトレジアタ１０２と１０３に印加する
アンドゲート１１１と１１２の出力信号の発生比率を拡
大率に応じで出力し、２つのレジスタ内のデータ移動を
倍率に応じて行なうことによシ、拡大を行なうことがで
きる。縮小はシフトレジスタｉ０３のデータ移動ｆｒ１
０２に対し間引くことによシ可能でＩＣ１列方向の拡大
、縮小も行方向と同一の手順によシ処理可能であるので
、説明は省略する。

以上のような構成により、乗算処理等を行なうことなく
イメージデータの拡大、縮小が可能となる。

しかし、従来の画像拡大縮小回路にあっては、拡大又は
縮小の指示をシフトレジスタｌ０ＩＫ設定する夕要があ
るため、予めデータパターンを作成しておく必要がある
とともに、用意したデータパターンビット数の割には鞘
度の悪いものであった。

〔発明の目的および構成〕

本発明は、上記に鑑みてなさｉ七りものであり、簡単な
構成により任意の拡大率及び縮少率の画像を高速に得る
と共に画像の回転を可能にするため、水平方向および垂
直方向の任意に設定式ｆｔ、た拡太、縮少率を繰返し、
加算して得らｆ′Ｌ、ｆｃ拡犬、縮小の指令に基づいて
複数のレジスタによる画像情報の転送を制御するように
した画像拡大縮小回路全提供するものである。

以下、本発明による画像拡大縮小回路を詳細に説明する
。

〔実施例〕

第３図は本発明の一実施例を示し、拡大または縮小の対
象となる画像情報が格納さｆｌＪｊ画像メモリ２および
システムを制御するためのホストプロセッサ３の各々に
接続さ扛るのが本発明による画像拡大縮小回路ｌである
。画像拡大縮小゛回路ｌは、マイクロブロセ、すが用い
られて全体の制御および画像メモリ２に対するアクセス
制御等を行なうシステム制御回路ｉｏと、画像メモリ２
のアドレス情報、拡大率および縮小率が記憶さ扛るとと
もに設定内容をホストブロセッ′９−３によシ任意に変
更可能な定数設定部２０と、拡大率、縮小率ｔａ返し加
算することに↓っで拡大と縮少のタイミング信号を発生
するタイミング発生回路３０と、画像情報を保持しクイ
ミンク発生回路３０よりのタイミング信号に従ってシフ
ト出力を行なう複数個のシフトレジスタより成る水平方
向拡太縞小回路４０と、水平方向拡大縮小回路４０より
出力される拡太まｒは縮少後の画像データを一時的に記
憶するノくラフアメモリ５０とより構成さオする。

第４図は第３図に示したタイミング発生回路３０と水平
方向拡太籟１少回路４０の詳細構成を示すプロワ、り図
でちる。

タイミング発生回路３０は、レジスタ２１に格納さ牡た
水平方向の拡大率および縮小率の値を繰返し加算する１
Ｃめに用いられるテンポラリレジスタ３１と、テンポラ
リレジスフ３ｔｔ介した加算動作によってキャリー（桁
上り）信号を発生する加算器３２と、キャリーと縮小指
令（Ｊ″レベルおよび拡大指令（縮少指令）反転信号）
との論理私金とるアンド回路３３と、クロックパルスと
拡大／種１小指令との論理私金とるアンド回路３４と、
アンド回路３３と３４の出力信号の論理木１をとシシフ
トクロツクな出力するオア回路３５と、キャリーと拡大
／縮小指令との論理積をとるアンド回路３６と、クロッ
クパルスと拡大／縮少指令との論理私金とるアンド回路
３７と、アンド回路３６と３７の出力（Ｑ号の論理和を
とシパッファメモリストアタ・イミング信号を出力する
オア回路３８とより構成式ｉ１．る。

水平方向拡大縮小回路４ｏは、画像情報とパラレルに入
力しシリアルに出力する複数個のシフトレジスタ（例え
ば、１６Ｘ１６ビツトのマトリクスの形成〃２可能な１
６個のレジスタ）を備゛えたシフトレジスタ群４１と、
オア回路３５よシ出力さｉＬるシフトクロ、りｃＩ！ｌ
を計数し計数値がシフトレジスタのビット数に達すると
オーバフロー信号をシステム制御回路１ｏに送出するシ
フトカウンタ４ｚとより４’４成される。

また、垂直方向の拡大縮小タイミング信号を発生するタ
イミング発生回路は、垂直方向の拡大率及び、ｔ１１１
小率が格納でｎでいるレジスタ２２と、垂直方向の拡大
／゛縮小率の値を繰返し加算するために用いらｎるテン
ポラリレジスタ３９と、テンポラリレジスタ３９を介し
た加勢動作によってキャリー信号を発生する加算器４５
とより構成さオしる。

以上の構成において、画像情報はホストプロセッサ３の
制御のもとて情報の白と黒の部分が０と五のヒツト値に
対応して画像メモリ２に格納ざノしておシ、ホストプロ
セッサ３に１９画像メモリ２のアドレス情報、拡大率お
よび縮少率等か任意に設定される。画像メモリ２の画像
とメモリアドレスの開係を示したのが第５図であり、画
像メモリ２はθ〜（ｎ−＋）番地までのｎの画像メモリ
ピッチを有し、こｔＬを（Ｍ＋１）桁分有している。シ
ステム制御１回路１０の画像メモリアドレスレジスタに
は（ｎ十１）番地がセ。

トさ扛、加算器４５が繰返し加算するごとに画像メモリ
アドレスレジスタに画像メモリピッチｎが加算さ扛、オ
ア回路３５よシシフトクロ。

りＣ３が発生すると画像メモリ２よりデータの読出しを
行ない、シフトレジスタ群４１の１６（＋６１のシフト
レジスタに順次セットする。加算器３２よシキャリーが
出力式ｎ、かつ縮小指令が出されるとアンド回路３６の
アンド条件が成立しオア回路３８よ勺バ、ファメモリヌ
トアタイミングが出力され、この信号が出力されるごと
にシステム制御回路ｌＯはシフトレジスタ群４１よシシ
リアルアウトされる画像情報をバッファメモリ５０に書
き込む。一方、オア回路３５よシ出力ζｇるシフトクロ
ックＣｓがシフトレジスタの最大ビット数に達すると、
シフトカウンタ４２はオーバーフローしてオーバフロー
信号をシステム制御回路ｌＯに送出する。システム制御
回路ｌＯはオーバフロー信号を受けて再度シフトレジス
タ群４１へ画像メモリ２からの読み出し情報をセットし
、第５図に示す次の行の画像情報を各シフトレジスタに
転送する。以後オ、（−フロー信号が送出されるごとに
、画像メモリ２からの読み出しが行なわ牡、（Ｍ＋１）
桁分が完了するまで繰返し実行式ノする。読み出しはブ
ロック１（Ｂｌ）、Ｂ２、・・・Ｂｎのアドレス順序で
順次行なわｎ、各ブロックの縮小後の画像情報はバッフ
ァメモリ５０に格納される。例えば、Ｂ１では（ｎ−ｔ
）から、Ｂ２では（ｎ−２）のアドレスから読み出場れ
る。

縮小率５０％とした縮小例が第６図である。

レジスタ２１には０．５が設定ハへており、次表に示す
よう罠加算器３２が１０回加算するとキャリーが５個出
力さ扛、この間にクロックパルスが１０個出出力扛、か
つ囁ｌ〃レベルの縮小指令が出力式れている友め、シフ
トクロックＣ３がオア回路３５↓す１０個出力され、バ
ッファメモリストアタイミング信号がオア回路３８より
５個出力される。従って、画像メモリ２よりレジスタ群
４１に読み込’Ｅ　ｆ’Ｌるビット数のｌ／２がレジス
タ群４１よシバラフアメモリ５０に転送さ牡、５０％に
縮小された画像情報がバッファメモリ５０に出力さ扛る
ことになる。

なお、画像を拡大する場合には、水平方向に対しては縮
小率の逆数をセットし、垂直方向に対しては拡大率−１
をセットすると共に水平側は加゛算クロックと桁上りを
逆転させてシフトクロックＣｓ及びバッファメモリスト
アタイミング信号を発生略せて水平側を拡大し、垂直側
は桁上シが発生するごとＫ　ｉｉ［＋ｉ像メモリ２が読
み出した同一情報をシフトレジスタｉと（ｉ＋１）に書
き込み、２行分ごとに同一内容となるようにする。

さらに、画像の回転は、回転の前と後で画像メモリ２の
アドレス割旬けを異ならせ、これに合せてバッファメモ
リ５０が画像メモリ２への情報の転送時の順序を変更す
ることにより、例えば、第７図に示すような９０度回転
した画像が得られる（第７図では５０チの縮小も行なわ
れている）。

なお、拡大、縮小のタイミング発生はマイクロコンピュ
ータ内のレジスタ、ＡＬＵ等に置換することが可能で′
ｐ）シ、また、シフトレジスタおよびバッファメモリを
複数個設けることにより、階調付の情報を扱うことがで
きる。

〔発明の効果〕

以上説明した通り、本発明の画像拡大縮小回路によれば
、水平方向及び垂直方向の任意に設定した拡大／縮小率
を繰返し加η：して得られた拡大／縮小の指令に基づい
て複数のレジスタによる画像情報の転送を制御するよう
にしたため、簡単な構成によシ任意の拡大率および縮小
率の画像を得ることができ、更には回転画像も得ること
ができる。

【図面の簡単な説明】

第１図は従来の画像拡太罰１コ小回路のプロ，り１図、
第２図は第１図に示（７た画像拡大縮小回路を用いてイ
メージ処理装１ｋ　４ｌ成した一例な・示すブロック図
、第３図は本発明の一実施例を示すブロック図、第４図
は第３図におけるタイミング発生回路３０および水平方
向拡大縮小回路４０の詳細プロ，り図、第５図は画像メ
モリ２のアドレス配１７１゜図、第６図は本発明による
縮小画像の一例を示す説明図、第７図は不発ツＪによる
回転画像の一例を示す説明図。 符号の説明 ｌ・・・画像拡大縮小回路、　２・・・画像メモリ、３
・・・ホストブロセ，ザ、１０・・・システム制御部、
２０・・・定数設定部、２１．２２・・・レジスタ、３
０・・・タイミング発生回路，　３１．３９・・・デン
ボラリレジスタ、３２．４５・・・加算器、３３、３４
，３６．３７・・・アンド回路、３５．３８・・・オア
回路、４０・・・水平方向拡大縮小回路、４ｌ・・・シ
フトレジスフ部、４２・・・シフトカウンク、５０・・
・バッファメモリ。

Claims (1)

1. 【特許請求の範囲】 画像の各画素をディジタル信号に変換して画像メモリに
   記憶し、この記憶された画像情報を拡大または縮小処理
   する画像処理装置において、任意の水平方向、垂直方向
   の拡大率および縮小率が設定部ｎる定数設定部と、 該定数設定部によシ設定さｎた拡大率または、縮小率を
   繰返し加算して拡大または縮小のタイミング信号を発生
   し、拡大縮小指令時このタイミング信号、クロックパル
   スおよび拡大・縮小指令の相互間の論理条件によりでシ
   フトクロック及びバッファメモリストアタイミング信号
   を発生するタイミング信号発生部と、 該タイミング信号発生部よりの出力信号に基づいて前記
   画像メモリよυの水平方向情報をシフトする複数のシフ
   トレジスタを備えたシフトレジスタ群と、 該シフトレジスタ群↓シの拡大ｔたは縮小された画像デ
   ータを一時的に記憶するバッファメモリとを設けたこと
   を特徴とする画像拡大縮小回路。