JPS60541A - 一重化装置のアイソレ−シヨン回路 - Google Patents
一重化装置のアイソレ−シヨン回路Info
- Publication number
- JPS60541A JPS60541A JP58106804A JP10680483A JPS60541A JP S60541 A JPS60541 A JP S60541A JP 58106804 A JP58106804 A JP 58106804A JP 10680483 A JP10680483 A JP 10680483A JP S60541 A JPS60541 A JP S60541A
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- JP
- Japan
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- signal
- output
- becomes
- gate
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は一重化装置と二重化装置とがシステムパスを介
して接続された二重化構成において一重化装置をシステ
ムパスから切シ離すためのアイソレーション回路に関す
る。
して接続された二重化構成において一重化装置をシステ
ムパスから切シ離すためのアイソレーション回路に関す
る。
従来、二重化装置と一重化装置とがシステムパスを介し
て接続される二重化構成のシステムにおいては、−ｉ他
装置に対するアイソレーション機能が装備されておらず
、−重化装置に障害が発生した場合等には、システムパ
スがスタックしてシステム障害になるという欠点があっ
た。
て接続される二重化構成のシステムにおいては、−ｉ他
装置に対するアイソレーション機能が装備されておらず
、−重化装置に障害が発生した場合等には、システムパ
スがスタックしてシステム障害になるという欠点があっ
た。
本発明の目的は上記従来の欠点を解決した一重化装置の
アイソレーション回路を提供することにある。
アイソレーション回路を提供することにある。
本発明の他の目的は構成が簡単な一重化装置のアイソレ
ーション回路を提供することにある。
ーション回路を提供することにある。
本発明によれば、−重化装置側に、中央処理装置からの
オンライン状態を表わすＡＣＴ情報とアイソレーション
状態を表わすＩＳＬ情報を受けて制御信号を発する第１
のダート回路と、前記制御信号によシ前記−重化装置の
出力信号を制御する第２のダート回路とを有する一重化
装置のアイソレーション回路が得られる。
オンライン状態を表わすＡＣＴ情報とアイソレーション
状態を表わすＩＳＬ情報を受けて制御信号を発する第１
のダート回路と、前記制御信号によシ前記−重化装置の
出力信号を制御する第２のダート回路とを有する一重化
装置のアイソレーション回路が得られる。
以下図面を参照して本発明の詳細な説明する。
図は本発明の一実施例の構成を示した回路図である。図
において、１は一重化装置、２は二重化装置、３は第１
のダート回路、４は第２のダート回路、５はシステムバ
スインタフェース回路を示している。これらシステムは
、２台の中央処理装置（図示せず）によって制御されて
いる。このシステムの一方を＃０系、他方を＃１系とす
る。以下図面を参照して本発明の詳細な説明する。
において、１は一重化装置、２は二重化装置、３は第１
のダート回路、４は第２のダート回路、５はシステムバ
スインタフェース回路を示している。これらシステムは
、２台の中央処理装置（図示せず）によって制御されて
いる。このシステムの一方を＃０系、他方を＃１系とす
る。以下図面を参照して本発明の詳細な説明する。
先ず、二重化装置２の＃０系２−０がオンライン状態に
あると仮定する。そのとき＃０系中央処理装置からの制
御によｆｉ ＡＣＴ −０信号が有効（負信号）、＃１
系中央処理装置からの制御によりＡＣＴ −１信号が無
効（正信号）となっている。
あると仮定する。そのとき＃０系中央処理装置からの制
御によｆｉ ＡＣＴ −０信号が有効（負信号）、＃１
系中央処理装置からの制御によりＡＣＴ −１信号が無
効（正信号）となっている。
讃−０信号を受ける第１のダート回路３の受信ダート回
路３Ａ−０は、負信号を出力し、その負信号を受ける接
続ケ゛−ト回路３Ｂは、負信号を出力している。接続ダ
ート回路３Ｂから出力される負信号及び譜−０信号によ
り、第２のダート回路３の出力ダート回路３−０は、出
力可の状態となる。そのため−重化装置１は、システム
バスインタフェース回路３−〇を介してシステムパスＳ
ＢＯと接続され、＃０系に組み込まれている。
路３Ａ−０は、負信号を出力し、その負信号を受ける接
続ケ゛−ト回路３Ｂは、負信号を出力している。接続ダ
ート回路３Ｂから出力される負信号及び譜−０信号によ
り、第２のダート回路３の出力ダート回路３−０は、出
力可の状態となる。そのため−重化装置１は、システム
バスインタフェース回路３−〇を介してシステムパスＳ
ＢＯと接続され、＃０系に組み込まれている。
この状態において、−重化装置１を系から切シ離しを行
ないたい場合、霞チー〇信号を送出している＃０系中央
処理装置からの制御により、慝−〇信号が有効（負信号
）となる。受信ゲート回路３Ａ−０の入力がどちらも負
信号となり、受信ダート回路３Ａ−０の出力は正信号と
なる。この正信号は、接続ダート回路３Ｂを介して、第
２のケ８−ト回路４に送出される。そのため、それまで
出力可の状態であった出力グート回路４−０は、出力不
可の状態となる。このとき、＃１系中央処理装置からの
制御によシで一１信号は無効（正信号）であるので、出
力ダート回路４−１も、出力不可の状態となっている。
ないたい場合、霞チー〇信号を送出している＃０系中央
処理装置からの制御により、慝−〇信号が有効（負信号
）となる。受信ゲート回路３Ａ−０の入力がどちらも負
信号となり、受信ダート回路３Ａ−０の出力は正信号と
なる。この正信号は、接続ダート回路３Ｂを介して、第
２のケ８−ト回路４に送出される。そのため、それまで
出力可の状態であった出力グート回路４−０は、出力不
可の状態となる。このとき、＃１系中央処理装置からの
制御によシで一１信号は無効（正信号）であるので、出
力ダート回路４−１も、出力不可の状態となっている。
したがって、−重化装置１はシステムパス５ＢＯ２ＳＢ
Ｉから切り離される。
Ｉから切り離される。
以上の説明では、二重化装置２の＃０系２−０がオンラ
イン状態の場合について述べたが、＃１系２−１がオン
ライン状態の場合にも同様に動作するのはいうまでもな
い。
イン状態の場合について述べたが、＃１系２−１がオン
ライン状態の場合にも同様に動作するのはいうまでもな
い。
なお図に示されているＩＳＬ ＫＥＹは２手動作によシ
強制的に一重化装置１を切シ離したい場合に使用される
。
強制的に一重化装置１を切シ離したい場合に使用される
。
以上述べたように２本発明によれば、簡単な構成で一重
化装置を系から切シ離すことができるという効果がある
。
化装置を系から切シ離すことができるという効果がある
。
図は本発明の一実施例の構成を示した回路図である。
記号の説明＝１は一重化装置、２は二重化装置。
３．４はケゞ−ト回路、５はシステムバスインタフェー
ス回路、 ＳＢＯ、ＳＢＩはシステムパスをそれぞれあ
られしている。
ス回路、 ＳＢＯ、ＳＢＩはシステムパスをそれぞれあ
られしている。
Claims (1)
- １、−重化装置と二重化装置とがシステムパスを介して
接続された二重化構成システムにおける前記−重化装置
側に、中央処理装置からのオンライン状態を表わすＡＣ
Ｔ情報とアイソレーション状態を表わすＩＳＬ情報を受
けて制御信号を発する第１のダート回路と、前記制御信
号により前記−重化装置の出力信号を制御する第２のダ
ート回路とを有する一重化装置のアイソレーション回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106804A JPS60541A (ja) | 1983-06-16 | 1983-06-16 | 一重化装置のアイソレ−シヨン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106804A JPS60541A (ja) | 1983-06-16 | 1983-06-16 | 一重化装置のアイソレ−シヨン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60541A true JPS60541A (ja) | 1985-01-05 |
Family
ID=14443042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58106804A Pending JPS60541A (ja) | 1983-06-16 | 1983-06-16 | 一重化装置のアイソレ−シヨン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60541A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS538030A (en) * | 1976-06-17 | 1978-01-25 | Fujitsu Ltd | Fault processing method |
| JPS5471537A (en) * | 1977-11-18 | 1979-06-08 | Hitachi Ltd | Failure processing system for multiprocessor |
-
1983
- 1983-06-16 JP JP58106804A patent/JPS60541A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS538030A (en) * | 1976-06-17 | 1978-01-25 | Fujitsu Ltd | Fault processing method |
| JPS5471537A (en) * | 1977-11-18 | 1979-06-08 | Hitachi Ltd | Failure processing system for multiprocessor |
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