JPS6055728A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPS6055728A JPS6055728A JP58164474A JP16447483A JPS6055728A JP S6055728 A JPS6055728 A JP S6055728A JP 58164474 A JP58164474 A JP 58164474A JP 16447483 A JP16447483 A JP 16447483A JP S6055728 A JPS6055728 A JP S6055728A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- node
- level
- address
- bootstrap
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体回路に関し、特にメモリに用いられる
ブートスドラ、プ回路に関する。
ブートスドラ、プ回路に関する。
以下は説明の便宜上、ＮチャンネルＩｖ１０８ＦＢ’Ｌ
’を用いた回路について説明する。
’を用いた回路について説明する。
第１図に従来のスタティック１もＡＭＫ象けるプートス
トラップ回路上水す、ドレインが電源側にソースがノー
ドＮｌｌに接続されたエンハンスメント型のトランジス
タＱ■と、ドレインがノードＮｌｌに、ゲート、ソース
がノードＮ１２ に受続されたデブし、ジョン型のトラ
ンジスタＱ１ｉ と、 ドレインがノードＮ！２に接続
され、 ゲートに外部制御信号Ｅ（メモリのチップセレ
ク）ＣＥ等の信号）が印加され、ソースがＧＮＤ側に接
続されたエンハンスメント型のトランジスタＱ！３と、
さらにドレインが電源側に、ゲートがノードＮ１２．
ソースがノードＮ１３ に接続されたエンハンスメント
型トランジスタＱ１４ と、ドレインがノードＮｌｌに
、ゲートに外部制御信号が印加され、ソースがＧＮＩ）
ｌＩＩＩＫ接続されたエンハンスメント庭トランジスタ
Ｑ１ｇと、ノードＮ目とＮｌｌの間に接続された谷瀘Ｃ
Ｉｌ□ で構成されるプートストラップ回路Ａと、該回
路出力が、複数個のアドレスデコード回路の出力Ｇｌ
１． Ｇｌ ２’ｉｉ受けて制御されるトランスファゲ
ートトランジスタＱ１６．Ｇ１７ ｋＨして充電される
ワード線Ｗ、、Ｗ、、コンデンサ句１゜ＣＩ！と金含む
アドレス制御部Ｂとを含む・今、アドレス偏力Ａｉ／の
組合わせにより、 デコーダ出力Ｇ１１が上昇してワー
ド線Ｗ１が選択されコンデンサＣ１ｌがトランジスタＱ
ｔｔ ｅ Ｑ■及びＱ １１＋を介して元亀が行われる
場合ｆ：考える。出力Ｇｌｌの上昇の後、クロ、りＥが
ノ・イ（Ｆ］）からロー（ｌへ移行すると、あらかじめ
充電されていたブートスドラ、プ容蓋ＣＢ１の一端のノ
ードＮｔ３が解放されよ＜知うれたブートスドラ、プ効
果により、）−ドＮｌｌは電源レベル以上に速やかに上
昇する。
トラップ回路上水す、ドレインが電源側にソースがノー
ドＮｌｌに接続されたエンハンスメント型のトランジス
タＱ■と、ドレインがノードＮｌｌに、ゲート、ソース
がノードＮ１２ に受続されたデブし、ジョン型のトラ
ンジスタＱ１ｉ と、 ドレインがノードＮ！２に接続
され、 ゲートに外部制御信号Ｅ（メモリのチップセレ
ク）ＣＥ等の信号）が印加され、ソースがＧＮＤ側に接
続されたエンハンスメント型のトランジスタＱ！３と、
さらにドレインが電源側に、ゲートがノードＮ１２．
ソースがノードＮ１３ に接続されたエンハンスメント
型トランジスタＱ１４ と、ドレインがノードＮｌｌに
、ゲートに外部制御信号が印加され、ソースがＧＮＩ）
ｌＩＩＩＫ接続されたエンハンスメント庭トランジスタ
Ｑ１ｇと、ノードＮ目とＮｌｌの間に接続された谷瀘Ｃ
Ｉｌ□ で構成されるプートストラップ回路Ａと、該回
路出力が、複数個のアドレスデコード回路の出力Ｇｌ
１． Ｇｌ ２’ｉｉ受けて制御されるトランスファゲ
ートトランジスタＱ１６．Ｇ１７ ｋＨして充電される
ワード線Ｗ、、Ｗ、、コンデンサ句１゜ＣＩ！と金含む
アドレス制御部Ｂとを含む・今、アドレス偏力Ａｉ／の
組合わせにより、 デコーダ出力Ｇ１１が上昇してワー
ド線Ｗ１が選択されコンデンサＣ１ｌがトランジスタＱ
ｔｔ ｅ Ｑ■及びＱ １１＋を介して元亀が行われる
場合ｆ：考える。出力Ｇｌｌの上昇の後、クロ、りＥが
ノ・イ（Ｆ］）からロー（ｌへ移行すると、あらかじめ
充電されていたブートスドラ、プ容蓋ＣＢ１の一端のノ
ードＮｔ３が解放されよ＜知うれたブートスドラ、プ効
果により、）−ドＮｌｌは電源レベル以上に速やかに上
昇する。
これを受けてノードＮｔｇはトランジスタＱｌｘｆ、介
してノードＮｌｌ と同じ電源以上のレーくルへと上昇
する。さらにトランジスタＱ１ａのドレイン・ゲート寄
生容量によるブートスドラ、プ効果によハコンデンサＣ
■は電源レベルまで速やかに充電される。スタテイ、り
ＲＡＭに該回路全適用した場合、ノードＧ１１．Ｇ１２
の出力レベルがアドレスの変化に応じて変化する。ノ
ードＧｌｌが上昇し、次のアドレスサイクルでノードＧ
ｌｍが選択され上昇する場合を考える。アドレス情報の
変化により、ノード（ｉｌｌが下降し、ノードＯｔＳが
上昇する。トランジスタＱｓｓがＯＮからＯＦ’Ｆへ、
Ｑｔ７が０１！’ＦからＯＮへと移行し、コンデンサＣ
１禦の充１ｊＬｖｉ−開始する。コンデンサＣ■はあら
かじめ放電状態であり、ノードＮｉｌ 、 Ｎ１２はす
でに充電状態にあるｆｃめトランジスタＱＩγのＬ）Ｎ
による電荷の移動が、ノードＮ□からコンデンサＣ１
ｚへと行なわれ、ノードＮ１１ ｍ Ｎｔ＊の電位は一
瞬下降する。
してノードＮｌｌ と同じ電源以上のレーくルへと上昇
する。さらにトランジスタＱ１ａのドレイン・ゲート寄
生容量によるブートスドラ、プ効果によハコンデンサＣ
■は電源レベルまで速やかに充電される。スタテイ、り
ＲＡＭに該回路全適用した場合、ノードＧ１１．Ｇ１２
の出力レベルがアドレスの変化に応じて変化する。ノ
ードＧｌｌが上昇し、次のアドレスサイクルでノードＧ
ｌｍが選択され上昇する場合を考える。アドレス情報の
変化により、ノード（ｉｌｌが下降し、ノードＯｔＳが
上昇する。トランジスタＱｓｓがＯＮからＯＦ’Ｆへ、
Ｑｔ７が０１！’ＦからＯＮへと移行し、コンデンサＣ
１禦の充１ｊＬｖｉ−開始する。コンデンサＣ■はあら
かじめ放電状態であり、ノードＮｉｌ 、 Ｎ１２はす
でに充電状態にあるｆｃめトランジスタＱＩγのＬ）Ｎ
による電荷の移動が、ノードＮ□からコンデンサＣ１
ｚへと行なわれ、ノードＮ１１ ｍ Ｎｔ＊の電位は一
瞬下降する。
トランジスタ９口、Ｑ１２は常にＵＮＬ、ているため、
再びコンデンサａＳＳの充ｔを開始する。したしなから
ブートストラップ接置Ｃ，□の両端電位差は既に効果の
元生した後であるため、高々１〜２ＶＴ（ＶＴはトラン
ジスタの閾値）程夏しかなく、 コンデンサＣ１舅の充
電時のブートスドラ、プ効果は弱まる。このため、ノー
ドＮｉｍの電源レベルへの上昇は極めて緩慢となり、高
速アドレスサイクル全特長とするスタテイ、り几ＡＭの
性能を大きく損なう恐れを生ずる８以上の動作波形図を
第２図にボす・ 本発明の目的は以上の欠点を是正し、高速動作ｋ ＯＪ
’能としたプートストラップ回路１１供することにある
・ 本発明の一実施例を第３図に示す、従来回路にアドレス
の変化を検出して発生するワンショット信号ＥＱにより
駆動されるトランジスタＱ２１． Ｑ２２をそれぞれ、
ノードＮ２２及びＮｚａと、ＵＮＩ）間に設置する。今
、１ａ号ＥがＨからＬへ移行し、ブートスドラ、プ効果
の発生後、アドレス入力によりノードＧｉ１が上昇し、
トランジスタＱ２Ｂが導通しているとする０次にアドレ
スが変化し、ノードＧ２１はＬｏｗ レベルへ向い、Ｇ
２８は非選択状態になる。その後、直ちに、アドレス変
化を受けて、ワン／ヨツト信号ＥＱが発生し、トランジ
スタＱ２１．Ｑ２２がＯＮする。それぞれメートＮ。
再びコンデンサａＳＳの充ｔを開始する。したしなから
ブートストラップ接置Ｃ，□の両端電位差は既に効果の
元生した後であるため、高々１〜２ＶＴ（ＶＴはトラン
ジスタの閾値）程夏しかなく、 コンデンサＣ１舅の充
電時のブートスドラ、プ効果は弱まる。このため、ノー
ドＮｉｍの電源レベルへの上昇は極めて緩慢となり、高
速アドレスサイクル全特長とするスタテイ、り几ＡＭの
性能を大きく損なう恐れを生ずる８以上の動作波形図を
第２図にボす・ 本発明の目的は以上の欠点を是正し、高速動作ｋ ＯＪ
’能としたプートストラップ回路１１供することにある
・ 本発明の一実施例を第３図に示す、従来回路にアドレス
の変化を検出して発生するワンショット信号ＥＱにより
駆動されるトランジスタＱ２１． Ｑ２２をそれぞれ、
ノードＮ２２及びＮｚａと、ＵＮＩ）間に設置する。今
、１ａ号ＥがＨからＬへ移行し、ブートスドラ、プ効果
の発生後、アドレス入力によりノードＧｉ１が上昇し、
トランジスタＱ２Ｂが導通しているとする０次にアドレ
スが変化し、ノードＧ２１はＬｏｗ レベルへ向い、Ｇ
２８は非選択状態になる。その後、直ちに、アドレス変
化を受けて、ワン／ヨツト信号ＥＱが発生し、トランジ
スタＱ２１．Ｑ２２がＯＮする。それぞれメートＮ。
Ｎ ＩＩがＬレベルに移行するとノード１”Ｊ２１．Ｎ
ｚ２はそれぞれトランジスタＱ２３． Ｑ２４． Ｑ２
１のレシオ。
ｚ２はそれぞれトランジスタＱ２３． Ｑ２４． Ｑ２
１のレシオ。
及びＧ２６．Ｑ２！ のレシオに決定される電位となル
、その結果、プートストラップ＃量ＣＢ２Ｏ両端電位差
鉱少くとも（電源−ＶＴ）レベルとなるため、ワン７ヨ
、ト信号ＥＱの印加後、トランジスタＱ２１．Ｑ２２が
ＯＦＦすると直ちに、十分なブートスドラ、グ効来が発
生し、ノードＮ２２は電源レベル以上へと速やかに上昇
を開始する２次のアドレスサイクルで選択されるゲート
Ｇ２２の電位上昇はノードＮ２２の上昇と＃まぼ同時と
なる様設足されるのでトランジスタＱ２９のドレイン・
ゲート間寄生Ｇｌｋによるブートスドラ、プ効果も損な
われることなくコンデンサＣｚｚは電源レベルへと速や
かに充電される。
、その結果、プートストラップ＃量ＣＢ２Ｏ両端電位差
鉱少くとも（電源−ＶＴ）レベルとなるため、ワン７ヨ
、ト信号ＥＱの印加後、トランジスタＱ２１．Ｑ２２が
ＯＦＦすると直ちに、十分なブートスドラ、グ効来が発
生し、ノードＮ２２は電源レベル以上へと速やかに上昇
を開始する２次のアドレスサイクルで選択されるゲート
Ｇ２２の電位上昇はノードＮ２２の上昇と＃まぼ同時と
なる様設足されるのでトランジスタＱ２９のドレイン・
ゲート間寄生Ｇｌｋによるブートスドラ、プ効果も損な
われることなくコンデンサＣｚｚは電源レベルへと速や
かに充電される。
このように本発明の効果は著しく、その効用は極めて大
きい。以上の動作波形図を第４図に示す・不発明の他の
実施例を第５図に示す。
きい。以上の動作波形図を第４図に示す・不発明の他の
実施例を第５図に示す。
８１８５図において、破線で囲まれた回路Ｃが、従来の
ブートスドラ、プＵ路で、外部入力信号Ｅ′がＬレベル
からＨｉｇｈレベルへ移行すると１ノードＮ３ＢはＨレ
ベルからＬレベルへ移行し、 トランジスタＱｓｍはカ
ットオフし、ブートスドラ。
ブートスドラ、プＵ路で、外部入力信号Ｅ′がＬレベル
からＨｉｇｈレベルへ移行すると１ノードＮ３ＢはＨレ
ベルからＬレベルへ移行し、 トランジスタＱｓｍはカ
ットオフし、ブートスドラ。
プ答量ＣＢ３により、よく知られたブートスドラ、ブ効
果で、ノードＮ３１．Ｎ３２ は電源レベル以上に充電
される１次に、アドレス人力（７ｆ報の変化により、デ
コード出力Ｇａ １． Ｇａ ２の選択、非選択の情報
が変化し、ノードＮ３１．Ｎ３２のレベルが瞬間的に低
下し、ＣＢ３０両端電位差が１〜２ＶＴになり、再充電
の際にブートスドラ、プ効来が弱まってしまつりは先に
述べた通夛でちる。そこで、この欠点を是正するため、
トランジスタＱｓｒと設け、そのゲートに外部入力信号
ＥＱ’！入力する・このトランジスタＱｓ１が本発明の
効果を出すためのトランジスタで Ｅ Ｑ／はアドレス
入力情報の変化を検出して発生するワンショット信号で
ある一以上述べたように、一本発明によると、アドレス
変化後も、高速動作が可能であるブート・ストラップ回
路が得られ、スタティックＲＡＭｏｉ速アドレス・アク
セス會保証する上で有効である。
果で、ノードＮ３１．Ｎ３２ は電源レベル以上に充電
される１次に、アドレス人力（７ｆ報の変化により、デ
コード出力Ｇａ １． Ｇａ ２の選択、非選択の情報
が変化し、ノードＮ３１．Ｎ３２のレベルが瞬間的に低
下し、ＣＢ３０両端電位差が１〜２ＶＴになり、再充電
の際にブートスドラ、プ効来が弱まってしまつりは先に
述べた通夛でちる。そこで、この欠点を是正するため、
トランジスタＱｓｒと設け、そのゲートに外部入力信号
ＥＱ’！入力する・このトランジスタＱｓ１が本発明の
効果を出すためのトランジスタで Ｅ Ｑ／はアドレス
入力情報の変化を検出して発生するワンショット信号で
ある一以上述べたように、一本発明によると、アドレス
変化後も、高速動作が可能であるブート・ストラップ回
路が得られ、スタティックＲＡＭｏｉ速アドレス・アク
セス會保証する上で有効である。
第１図は従来のブートストラップ回路図、第２図はその
動ｒμ波形図、第３凶は不発明を実現した一矢施例を示
す図、第４図はその動作波形図、第５図ｔま、本発明の
他Ｉ／）実施例上水す図である。 記号Ｑに工つ”Ｃ示されるものはＭＣｌ８）ランジスタ
を表わし、記号Ｃによって示されるものは容量全表わす
・
動ｒμ波形図、第３凶は不発明を実現した一矢施例を示
す図、第４図はその動作波形図、第５図ｔま、本発明の
他Ｉ／）実施例上水す図である。 記号Ｑに工つ”Ｃ示されるものはＭＣｌ８）ランジスタ
を表わし、記号Ｃによって示されるものは容量全表わす
・
Claims (1)
- ゲート・ドレイ／が電源側に接続したエンハンスメント
型の第１のトランジスタとドレインを該第１のトランジ
スタのソースにゲートおよびソース全共通に出力端子に
接続したデプレ、ジョン型の第２のトランジスタと、ド
レインを８に出力端子に％ゲートに第１の制御信号が印
加され、ソースを基準電位側に接続したエンハンスメン
ト型の第３のトランジスタと、さらにドレインを電ｍａ
ｎに、ゲートを該出力端子に接続したエンハンスメント
型の第４のトランジスタとゲートに該第１の制御信号が
印加され、ソースを接地電位側に接続したエンハンスメ
ント型の第５のトランジスタとの直列回路と、該第１の
トランジスタのソースと、該直列回路の中間接続点との
間に設け、基準−位側との間に設けられたゲートが他の
外部信号により制御されるエンハンスメント型の第６の
トランジスタと負荷容量との直列回路とを有することを
特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58164474A JPS6055728A (ja) | 1983-09-07 | 1983-09-07 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58164474A JPS6055728A (ja) | 1983-09-07 | 1983-09-07 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6055728A true JPS6055728A (ja) | 1985-04-01 |
Family
ID=15793861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58164474A Pending JPS6055728A (ja) | 1983-09-07 | 1983-09-07 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055728A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811292A (en) * | 1985-07-01 | 1989-03-07 | Nec Corporation | Semiconductor memory in which data readout operation is carried out over wide power voltage range |
-
1983
- 1983-09-07 JP JP58164474A patent/JPS6055728A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811292A (en) * | 1985-07-01 | 1989-03-07 | Nec Corporation | Semiconductor memory in which data readout operation is carried out over wide power voltage range |
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