JPS6055856B2 - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS6055856B2 JPS6055856B2 JP54156491A JP15649179A JPS6055856B2 JP S6055856 B2 JPS6055856 B2 JP S6055856B2 JP 54156491 A JP54156491 A JP 54156491A JP 15649179 A JP15649179 A JP 15649179A JP S6055856 B2 JPS6055856 B2 JP S6055856B2
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- Japan
- Prior art keywords
- output
- memory
- address
- input
- gate
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- Expired
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Description
【発明の詳細な説明】
この発明は、その記憶内容の読み出しをそれが組み込ま
れたシステムから独立して行うことを困難としたメモリ
装置に関するものである。
れたシステムから独立して行うことを困難としたメモリ
装置に関するものである。
従来のメモリ装置としては、第１図に示すものがあつた
。
。
図において、Ｄはアドレスデコーダ、Ｍはメモリ素子群
、７は出力バッファ、６はメモリ、ＣＳはチップ選択入
力線、Ａｏ−−Ａｍはアドレス入力線、氏〜Ｄｍはデー
タ出力線を示す。次に動作について説明する。あるシス
テムにおいて、メモリの内容を読み出す場合には、チッ
プ選択入力線ＣＳに選択信号を入力し、選択されたメモ
リを動作可能状態とした後、データの格納されたアドレ
ス入力線Ｍ−Ａｍに入力する。入力されたアドレスは、
アドレスデコーダＤによりデコードされ、メモリ素子群
Ｍの中より所定のデータを読み出し、出力バッファ７よ
りデータ出力線■〜Ｄｍにデータを出力する。従来のメ
モリ装置は以上のように構成されているため、メモリを
システムより取り出し、メモリ単体にしても同様の方法
により、いかなるアドレスのデータも容易に読み出すこ
とが可能であり、記憶内容の機密の保持が困難であつた
。
、７は出力バッファ、６はメモリ、ＣＳはチップ選択入
力線、Ａｏ−−Ａｍはアドレス入力線、氏〜Ｄｍはデー
タ出力線を示す。次に動作について説明する。あるシス
テムにおいて、メモリの内容を読み出す場合には、チッ
プ選択入力線ＣＳに選択信号を入力し、選択されたメモ
リを動作可能状態とした後、データの格納されたアドレ
ス入力線Ｍ−Ａｍに入力する。入力されたアドレスは、
アドレスデコーダＤによりデコードされ、メモリ素子群
Ｍの中より所定のデータを読み出し、出力バッファ７よ
りデータ出力線■〜Ｄｍにデータを出力する。従来のメ
モリ装置は以上のように構成されているため、メモリを
システムより取り出し、メモリ単体にしても同様の方法
により、いかなるアドレスのデータも容易に読み出すこ
とが可能であり、記憶内容の機密の保持が困難であつた
。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、メモリの記憶内容の読み出しを
困難とし、機密の保持を可能ならしめるメモリ装置を提
供することを目的としている。
ためになされたもので、メモリの記憶内容の読み出しを
困難とし、機密の保持を可能ならしめるメモリ装置を提
供することを目的としている。
以下、この発明の一実施例を図について説明する。
第２図において、１は電源投入時にパルス出力を発生す
るワンショット回路、２はワンショット回路１の出力に
よソー定期間パルス出力を発生するワンショット回路、
３はセット／リセットフリップフロップ、４は特定の数
値を記憶するキー●アドレス●メモリ（以下、ＫｅｙＩ
ｌ！４ＥＭ．と称す）、５はチップ選択入力が入力され
ている期間、ＫｅｙＭｅＭ．４とアドレス入力を比較す
る比較回路、２０はＫｅｙＭＥＭ．４の内容を選択する
アドレスを発生する２進カウンタ、２１はメモリ６の内
容を選択するアドレスの変化時にクロック信号を発生し
、カウンタ２０にクロック信号を供給するクロック信号
発生回路、２２は比較回路５により比較された結果を記
憶するシフトレジスタ、８はアンドゲートＡｌ９は多入
力アンドゲートＡｌｌＯはアンドゲートＢｌｌｌはワン
ショット回路１の出力線、１２はワンショット回路２の
出力線、１３はフリップフロップ３の出力線、１４は多
入力アンドゲートＡ９の出力線、１５はアンドゲートＢ
ｌＯのアンド出力線、２３はクロック信号発生回路２１
の出力線、３０は比較回路５の出力線、３１はシフトレ
ジスタ２２の出力線、３２はアンドゲートＡ８の出力線
である。次に、その動作について説明する。メモリに電
源を投入すると、ワンショット回路１はパルス出力を発
生し、フリップフロップ３はセットされ、フリップフロ
ップ３の出力Ｑは６６０゛１となり、チ．ノブ選択入力
が入力されるとアンドゲートＢｌＯは“０゛となり、出
力バッファ７の出力氏〜Ｄｍぱ“０゛となる。また、ワ
ンショット回路１の出力は２進カウンタ２０のリセット
入力に入力される。２進カウンタ２０はリセットされる
。
るワンショット回路、２はワンショット回路１の出力に
よソー定期間パルス出力を発生するワンショット回路、
３はセット／リセットフリップフロップ、４は特定の数
値を記憶するキー●アドレス●メモリ（以下、ＫｅｙＩ
ｌ！４ＥＭ．と称す）、５はチップ選択入力が入力され
ている期間、ＫｅｙＭｅＭ．４とアドレス入力を比較す
る比較回路、２０はＫｅｙＭＥＭ．４の内容を選択する
アドレスを発生する２進カウンタ、２１はメモリ６の内
容を選択するアドレスの変化時にクロック信号を発生し
、カウンタ２０にクロック信号を供給するクロック信号
発生回路、２２は比較回路５により比較された結果を記
憶するシフトレジスタ、８はアンドゲートＡｌ９は多入
力アンドゲートＡｌｌＯはアンドゲートＢｌｌｌはワン
ショット回路１の出力線、１２はワンショット回路２の
出力線、１３はフリップフロップ３の出力線、１４は多
入力アンドゲートＡ９の出力線、１５はアンドゲートＢ
ｌＯのアンド出力線、２３はクロック信号発生回路２１
の出力線、３０は比較回路５の出力線、３１はシフトレ
ジスタ２２の出力線、３２はアンドゲートＡ８の出力線
である。次に、その動作について説明する。メモリに電
源を投入すると、ワンショット回路１はパルス出力を発
生し、フリップフロップ３はセットされ、フリップフロ
ップ３の出力Ｑは６６０゛１となり、チ．ノブ選択入力
が入力されるとアンドゲートＢｌＯは“０゛となり、出
力バッファ７の出力氏〜Ｄｍぱ“０゛となる。また、ワ
ンショット回路１の出力は２進カウンタ２０のリセット
入力に入力される。２進カウンタ２０はリセットされる
。
更一に、ワンショット回路１の出力はワンショット回路
２に入力され、ワンショット回路２は一定期間（期間ｔ
）パルス出力を出力線１２に出力する。アドレスの変化
時に信号を発生する回路２１の詳細を図について説明す
る。第３図はクロック信号発生回路２１の一実施例であ
り、２４はエクスクルーシブオアゲート、２５は多入力
アンドゲートＢｌ２６は容量素子、２７は抵抗素子、２
８は容量素子２６及び抵抗素子２７により積分された信
号の出力線、２９はエクスクルーシブオアゲート２４の
出力線である。エクスクルーシブオアゲート２４の一方
の入力に、アドレス入力ＡＯ−Ａｍの積分された信号が
入力され、又、もう一方の入力゛にアドレス入力ＡＯ−
Ａｍが入力されると、出力線２９にアドレス入力ＡＯ−
Ａｍの変化時に信号が発生する。その信号は多入力アン
ドゲートＢ２５に入力され、任意のアドレスの変化時に
クロック信号が第４図に示すタイミングチャートの様に
発生する。第４図において、ａはアドレス入力、ｂはア
ドレス入力の積分信号、ｃはエクスクルーシブオアゲー
トの出力、ｄはクロック信号を示す。以上により、第２
図において、クロック信号発生回路２１の出力は、Ｋｅ
ｙＭＥＭ．４の内容の選択アドレス信号を発生する２進
カウンタ２０のクロックに入力され、又、比較回路５の
結果を記憶するシフトレジスタ２２のクロックに入力さ
れる。ワンショット回路２よりパルス出力が出力されて
いる期間ｔに、あらかじめ定められた様にメモリ・アド
レス・シーケンスがアドレス入力線ＡＯ〜飾に入力され
、又、チップ選択入力が入力されると、比較回路５は、
ＫｅｙＭＥＭ．４に記憶された内容とアドレス入力ＡＯ
−Ａｍをあらかじめ定められた規則に従つて比較し、一
致すれば一致信号“゜１゛を出力し、この出力はシフト
レジスタ２２のデータ入力となり、クロック信号発生回
路２１からのクロック入力によりシフトレジスタ２２に
記憶され、又、２進カウンタ２０のクロック入力にクロ
ック信号が入力されているため、アドレス入力ＡＯ−Ａ
ｍの変化時に２進カウンタ２０はカウントアップし、Ｋ
ｅｙＭＥＭ．４の選択アドレスが変化するため、Ｋｅｙ
ＭＥＭ．４の出力は変化し、ＫｅｙＭＥＭ．４の内容と
一致する様にアドレスが入力ＡＯ−Ａｍを入力すれば、
順次比較回路５゛からの一致信号′６ｒ１がシフトレジ
スタ２２に記憶され、シフトレジスタ２２の出力が全部
゜゜１゛になれば多入力アンドゲートＡ９の出力は“１
゛となり、アンドゲートＡ８の出力が゜“１゛となつて
フリップフロップ３がリセットされる。フリツプフロツ
プ３がリセットされると、フリップフロップ３の出力Ｑ
は“゜１゛となり、、又、アンドゲートＢｌＯの出力も
“１゛となるため、アドレス入力ＡＯ−Ａｍにて指定さ
れたメモリ６の内容が出力バッファ７を経由してデータ
出力線ＤＯ−Ｄｍに出力される。以上の動作によりフリ
ップフロップ３がリセットされると、以後はいかなるア
ドレス入力が入力された場合にも、メモリ６はアドレス
入力で指定されたデータをデータ出力線ＤＯ−Ｄｍに出
力することが可能となる。
２に入力され、ワンショット回路２は一定期間（期間ｔ
）パルス出力を出力線１２に出力する。アドレスの変化
時に信号を発生する回路２１の詳細を図について説明す
る。第３図はクロック信号発生回路２１の一実施例であ
り、２４はエクスクルーシブオアゲート、２５は多入力
アンドゲートＢｌ２６は容量素子、２７は抵抗素子、２
８は容量素子２６及び抵抗素子２７により積分された信
号の出力線、２９はエクスクルーシブオアゲート２４の
出力線である。エクスクルーシブオアゲート２４の一方
の入力に、アドレス入力ＡＯ−Ａｍの積分された信号が
入力され、又、もう一方の入力゛にアドレス入力ＡＯ−
Ａｍが入力されると、出力線２９にアドレス入力ＡＯ−
Ａｍの変化時に信号が発生する。その信号は多入力アン
ドゲートＢ２５に入力され、任意のアドレスの変化時に
クロック信号が第４図に示すタイミングチャートの様に
発生する。第４図において、ａはアドレス入力、ｂはア
ドレス入力の積分信号、ｃはエクスクルーシブオアゲー
トの出力、ｄはクロック信号を示す。以上により、第２
図において、クロック信号発生回路２１の出力は、Ｋｅ
ｙＭＥＭ．４の内容の選択アドレス信号を発生する２進
カウンタ２０のクロックに入力され、又、比較回路５の
結果を記憶するシフトレジスタ２２のクロックに入力さ
れる。ワンショット回路２よりパルス出力が出力されて
いる期間ｔに、あらかじめ定められた様にメモリ・アド
レス・シーケンスがアドレス入力線ＡＯ〜飾に入力され
、又、チップ選択入力が入力されると、比較回路５は、
ＫｅｙＭＥＭ．４に記憶された内容とアドレス入力ＡＯ
−Ａｍをあらかじめ定められた規則に従つて比較し、一
致すれば一致信号“゜１゛を出力し、この出力はシフト
レジスタ２２のデータ入力となり、クロック信号発生回
路２１からのクロック入力によりシフトレジスタ２２に
記憶され、又、２進カウンタ２０のクロック入力にクロ
ック信号が入力されているため、アドレス入力ＡＯ−Ａ
ｍの変化時に２進カウンタ２０はカウントアップし、Ｋ
ｅｙＭＥＭ．４の選択アドレスが変化するため、Ｋｅｙ
ＭＥＭ．４の出力は変化し、ＫｅｙＭＥＭ．４の内容と
一致する様にアドレスが入力ＡＯ−Ａｍを入力すれば、
順次比較回路５゛からの一致信号′６ｒ１がシフトレジ
スタ２２に記憶され、シフトレジスタ２２の出力が全部
゜゜１゛になれば多入力アンドゲートＡ９の出力は“１
゛となり、アンドゲートＡ８の出力が゜“１゛となつて
フリップフロップ３がリセットされる。フリツプフロツ
プ３がリセットされると、フリップフロップ３の出力Ｑ
は“゜１゛となり、、又、アンドゲートＢｌＯの出力も
“１゛となるため、アドレス入力ＡＯ−Ａｍにて指定さ
れたメモリ６の内容が出力バッファ７を経由してデータ
出力線ＤＯ−Ｄｍに出力される。以上の動作によりフリ
ップフロップ３がリセットされると、以後はいかなるア
ドレス入力が入力された場合にも、メモリ６はアドレス
入力で指定されたデータをデータ出力線ＤＯ−Ｄｍに出
力することが可能となる。
一方、上記期間ｔに入力されたアドレスがＫｅｙＭＥＭ
．４の内容と一致しない場合は、フリップフロップ３は
リセットされないため、フリップフロップ３の出力Ｑは
“１゛を保持し続ける。
．４の内容と一致しない場合は、フリップフロップ３は
リセットされないため、フリップフロップ３の出力Ｑは
“１゛を保持し続ける。
そのため以後いかなるアドレスが入力されても、データ
出力線ＤＯ−Ｄｍは常に“０゛となり、メモリ６から出
力される正しいデータは、外部に出力されないことから
なる。なお、上記の例では、フリップフロップ３はワン
ショット回路１の出力によリセットされ、ワンショット
回路２と多入力アンドゲートＡ９の出力のアンド出力に
てリセツされるとしたが、ワンショット回路１の出力に
よりリセットし、ワンショット回路２と多入力アンドゲ
ートＡ９の出力のアンド出力によリセットされるものと
し、フリップフロップ３の出力Ｑとチップ選択入力のア
ンド出力を出力バッファ７に供給してもよい。
出力線ＤＯ−Ｄｍは常に“０゛となり、メモリ６から出
力される正しいデータは、外部に出力されないことから
なる。なお、上記の例では、フリップフロップ３はワン
ショット回路１の出力によリセットされ、ワンショット
回路２と多入力アンドゲートＡ９の出力のアンド出力に
てリセツされるとしたが、ワンショット回路１の出力に
よりリセットし、ワンショット回路２と多入力アンドゲ
ートＡ９の出力のアンド出力によリセットされるものと
し、フリップフロップ３の出力Ｑとチップ選択入力のア
ンド出力を出力バッファ７に供給してもよい。
又、ワンショット回路１の出力により期間ｔのパルスを
発生するワンショット回路２を省略し、多入力アンドゲ
ートＡ９の出力を直接フリップフロップ３のリセット又
はセット入力としてもよい。又、フリップフロップ３は
、装置の外部よリセット又はリセットされるようにして
もよい。以上のように、この発明によれば、電源投入後
に、キー・アドレス・メモリに記憶された内容と比較回
路の規則に従つた入力を入力しない限り、データ出力線
には正しい出力が得られない。従つてこのメモリをシス
テムから独立して動作させ、メモリの内容を読み出すた
めには、頷種類のアドレス入力と記憶内容との積の組合
せよりキー・アドレスを見い出す必要があり、このキー
・アドレスを見つけ出すことは非常に困難てあるため、
メモリ内容の機密保持が容易に行える効果がある。
発生するワンショット回路２を省略し、多入力アンドゲ
ートＡ９の出力を直接フリップフロップ３のリセット又
はセット入力としてもよい。又、フリップフロップ３は
、装置の外部よリセット又はリセットされるようにして
もよい。以上のように、この発明によれば、電源投入後
に、キー・アドレス・メモリに記憶された内容と比較回
路の規則に従つた入力を入力しない限り、データ出力線
には正しい出力が得られない。従つてこのメモリをシス
テムから独立して動作させ、メモリの内容を読み出すた
めには、頷種類のアドレス入力と記憶内容との積の組合
せよりキー・アドレスを見い出す必要があり、このキー
・アドレスを見つけ出すことは非常に困難てあるため、
メモリ内容の機密保持が容易に行える効果がある。
第１図は従来のメモリ装置を示すブロック図、第２図は
本発明の一実施例を示すブロック図、第３図はクロック
信号発生回路の一実施例を示す回”路図、第４図は第３
図のタイミングチャートてある。 図において、１，２はワンショット回路、３はセット／
リセットフリップフロップ、４はキー●アドレス●メモ
リ、５は比較回路、６はメモリ、．７は出力バッファ、
８，１０はアンドゲート、９は多入力アンドゲート、２
０は２進カウンタ、２１はクロック信号発生回路、２２
はシフトレジスタ、ＣＳはチップ選択入力線、ＡＯ−Ａ
ｍはアドレス入力線、隔〜Ｄｍはデータ出力線である。
本発明の一実施例を示すブロック図、第３図はクロック
信号発生回路の一実施例を示す回”路図、第４図は第３
図のタイミングチャートてある。 図において、１，２はワンショット回路、３はセット／
リセットフリップフロップ、４はキー●アドレス●メモ
リ、５は比較回路、６はメモリ、．７は出力バッファ、
８，１０はアンドゲート、９は多入力アンドゲート、２
０は２進カウンタ、２１はクロック信号発生回路、２２
はシフトレジスタ、ＣＳはチップ選択入力線、ＡＯ−Ａ
ｍはアドレス入力線、隔〜Ｄｍはデータ出力線である。
Claims (1)
- 【特許請求の範囲】 １ メモリのアドレス入力の変化時にクロックを発生す
るクロック信号発生回路と、このクロック信号発生回路
からのクロックを計数する２進カウンタと、この２進カ
ウンタの出力をアドレス信号として当該アドレス信号で
指定されるアドレスに予め記憶された内容を出力するキ
ー・アドレス・メモリと、このキー・アドレス・メモリ
の出力とメモリのアドレス入力とを比較する比較回路と
、比較回路の比較結果を記憶するシフトレジスタと、こ
のシフトレジスタの出力の論理積をとるアンドゲートと
、このアンドゲートの出力によりリセットされかつメモ
リの出力バッファを開閉制御する出力を送出するセット
／リセットフリップフロップとを備えたことを特徴とす
るメモリ装置。 ２ メモリのアドレス入力の変化時にクロックを発生す
るクロック信号発生回路と、このクロック信号発生回路
からのクロックを計数する２進カウンタと、この２進カ
ウンタの出力をアドレス信号として当該アドレス信号で
指定されるアドレスに予め記憶された内容を出力するキ
ー・アドレス・メモリと、このキー・アドレス・メモリ
の出力とメモリのアドレス入力とを比較する比較回路と
、比較回路の比較結果を記憶するシフトレジスタと、こ
のシフトレジスタの出力の論理積をとるアンドゲートと
、このアンドゲートの出力によりリセットされかつメモ
リの出力バッファを開閉制御する出力を送出するセット
／リセットフリップフロップと、電源投入後の一定時間
に限つて上記メモリの出力バッファの開閉制御を可能に
する時限回路とを備えたことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54156491A JPS6055856B2 (ja) | 1979-11-30 | 1979-11-30 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54156491A JPS6055856B2 (ja) | 1979-11-30 | 1979-11-30 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5679351A JPS5679351A (en) | 1981-06-29 |
| JPS6055856B2 true JPS6055856B2 (ja) | 1985-12-06 |
Family
ID=15628910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54156491A Expired JPS6055856B2 (ja) | 1979-11-30 | 1979-11-30 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055856B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01312320A (ja) * | 1988-06-10 | 1989-12-18 | Matsushita Electric Ind Co Ltd | 給湯器の制御装置 |
-
1979
- 1979-11-30 JP JP54156491A patent/JPS6055856B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01312320A (ja) * | 1988-06-10 | 1989-12-18 | Matsushita Electric Ind Co Ltd | 給湯器の制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5679351A (en) | 1981-06-29 |
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