JPS6055914B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6055914B2 JPS6055914B2 JP54134904A JP13490479A JPS6055914B2 JP S6055914 B2 JPS6055914 B2 JP S6055914B2 JP 54134904 A JP54134904 A JP 54134904A JP 13490479 A JP13490479 A JP 13490479A JP S6055914 B2 JPS6055914 B2 JP S6055914B2
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- mos field
- effect transistor
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- transistors
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明はＭＯＳ電界効果トランジスタを用いたスタテ
ィック動作をする半導体記憶装置に関する。
ィック動作をする半導体記憶装置に関する。
半導体記憶装置は近年、高速化、高集積化、低消費電
力化の点で目覚ましい進歩を遂げている。
力化の点で目覚ましい進歩を遂げている。
半導体記憶装置には大別してスタティックメモリとダイ
ナミックメモリではメモリセルを構成する素子のリーク
電流によつてある時間以上経過すると情報が破壊される
恐れがあるため、定期的に記憶情報の再生をする必要が
ある。これに対してスタテツクメモリは、電源電圧を供
給し続ければ、その間半永久的に情報を安定に記憶する
という非常に大きな長所を持つている。しかし、この長
所を実現するためにメモリセルに双安定反転回路を使用
する必要があり、このためにメモリセル１個当りに要求
される素子数が多く、これがダイナミックメモリに比べ
て高集積化できない最大の原因であつた。 次にスタテ
ィックメモリのメモリセルの従来例について説明する。
ナミックメモリではメモリセルを構成する素子のリーク
電流によつてある時間以上経過すると情報が破壊される
恐れがあるため、定期的に記憶情報の再生をする必要が
ある。これに対してスタテツクメモリは、電源電圧を供
給し続ければ、その間半永久的に情報を安定に記憶する
という非常に大きな長所を持つている。しかし、この長
所を実現するためにメモリセルに双安定反転回路を使用
する必要があり、このためにメモリセル１個当りに要求
される素子数が多く、これがダイナミックメモリに比べ
て高集積化できない最大の原因であつた。 次にスタテ
ィックメモリのメモリセルの従来例について説明する。
双安定反転回路の駆動トランジスタにエンハンスメント
型ＭＯＳ電界効果トランジスタを又、負荷素子としてデ
イプレツシヨン型ＭＯＳ電界効果トランジスタを用いた
場合の従来例の等価回路図を第１図に示す。ここでは簡
略のためにこれらのトランジスタがＮチャネルＭＯＳ電
界効果トランジスタの場合について考える。Ｐチャネル
の場合も極性を入れかえてやれば全く同等に扱える。ノ
ード１３が高電位、ノード１４が低電圧の時が記憶情報
゜゜１゛、その逆が“０゛に対応するとする。読み出し
時２本１対のビット線ＢＬｌ，ＢＬｌとも高電位、例え
ばＶＤＤにしておきビット線ＷＬｌを高電位にして゜゜
１゛記憶の場合はｍ＝をトランジスタ１８，１６を通し
てディスチャージし、“０゛記憶の場合はＢＬｌをトラ
ンジスタ１７，１５を通してディスチャージする。書き
込み時はＷＬｌを高電位にすると共に゜“１゛書き込み
ならＢＬｌを高電位、例えばＶＰＤに、ＢＬ．ｌを低電
位例えばｖぉにしてトランジスタ１７，１８を通して強
制的にノード１３を高電位に、ノード１４を低電位にす
る。゜“０゛書き込みは“１゛書き込みの逆である。負
荷トランジスタ１１，１２は、記憶保持時にノード１３
，１４のうち高電位側ノードがリーク電流によつてディ
スチャージされてしまうのを防ぐためリーク電流と補う
に足る電荷を高電位側に供給するためのものである。こ
のため駆動トランジスタがオンしている低電位側では、
負荷、駆動両トランジスタを通してＶＤＯからＶぉに直
流電流が流れ、この電流が消費電力の低減化を妨げてい
た。しかも本メモリセルは６個のトランジスタから形成
されメモリセルの占有面積も大きなものとなつている。
上記の２点を改良して近年登場したのが第２図に等価回
路を示す従来の改良例である。
型ＭＯＳ電界効果トランジスタを又、負荷素子としてデ
イプレツシヨン型ＭＯＳ電界効果トランジスタを用いた
場合の従来例の等価回路図を第１図に示す。ここでは簡
略のためにこれらのトランジスタがＮチャネルＭＯＳ電
界効果トランジスタの場合について考える。Ｐチャネル
の場合も極性を入れかえてやれば全く同等に扱える。ノ
ード１３が高電位、ノード１４が低電圧の時が記憶情報
゜゜１゛、その逆が“０゛に対応するとする。読み出し
時２本１対のビット線ＢＬｌ，ＢＬｌとも高電位、例え
ばＶＤＤにしておきビット線ＷＬｌを高電位にして゜゜
１゛記憶の場合はｍ＝をトランジスタ１８，１６を通し
てディスチャージし、“０゛記憶の場合はＢＬｌをトラ
ンジスタ１７，１５を通してディスチャージする。書き
込み時はＷＬｌを高電位にすると共に゜“１゛書き込み
ならＢＬｌを高電位、例えばＶＰＤに、ＢＬ．ｌを低電
位例えばｖぉにしてトランジスタ１７，１８を通して強
制的にノード１３を高電位に、ノード１４を低電位にす
る。゜“０゛書き込みは“１゛書き込みの逆である。負
荷トランジスタ１１，１２は、記憶保持時にノード１３
，１４のうち高電位側ノードがリーク電流によつてディ
スチャージされてしまうのを防ぐためリーク電流と補う
に足る電荷を高電位側に供給するためのものである。こ
のため駆動トランジスタがオンしている低電位側では、
負荷、駆動両トランジスタを通してＶＤＯからＶぉに直
流電流が流れ、この電流が消費電力の低減化を妨げてい
た。しかも本メモリセルは６個のトランジスタから形成
されメモリセルの占有面積も大きなものとなつている。
上記の２点を改良して近年登場したのが第２図に等価回
路を示す従来の改良例である。
この従来例では負荷素子２１，２２として高抵抗の多結
晶シリコン層を用いている。これにより記憶保持時にノ
ード２３，２４のうち低電位側の負荷素子と駆動トラン
ジスタを通してＶＤＤからＶｌに流れる直流電流を小さ
く抑えて低消費電力化を実現すると共に、メモリセル１
個当り必要なトランジスタを４．個に減らし、高集積化
も前進させたわけである。負荷素子に用いる多結晶シリ
コン層の抵抗は１０ＭΩ／口〜１００ＭΩ／口のものが
多く２１，２２の抵抗値の上限は、ノード２３，２４の
うちの高電位側をディスチャージしようとするリーフ電
流の大きさによつて制限されるわけで、その範囲内でな
ら高ければ高いほど消費電力が小さく抑えられるので好
都合なわけてある。尚、読み出し、書き込みの動作は第
１図の従来例に準するので省略する。しかし、この例で
もメモリセル１個当り４つのトランジスタを必要として
おり、しかも、メモリセル１個に必要な配線はＢｌ．２
，ｍ；，ＷＬ２，■。Ｄ，■Ｓｓの５本となつている。
これらのうちには■ＤＤ，Ｖｌのように工夫すれば隣接
するメモリセルと共有できる配線があるとはいえ、これ
は、メモリセル１個を１つのトランジスタと１つのキャ
パシタで構成し、ビット線，ワード線の他にもう１本で
計３本の配線ですむダイナミックメモリに“比べると、
集積度の点でまだ大きなひらきがある。本発明は上記の
点に鑑みなされたもので、その目的とするところは占有
面積を小さくすることができるスタティックメモリを提
供するものである。
晶シリコン層を用いている。これにより記憶保持時にノ
ード２３，２４のうち低電位側の負荷素子と駆動トラン
ジスタを通してＶＤＤからＶｌに流れる直流電流を小さ
く抑えて低消費電力化を実現すると共に、メモリセル１
個当り必要なトランジスタを４．個に減らし、高集積化
も前進させたわけである。負荷素子に用いる多結晶シリ
コン層の抵抗は１０ＭΩ／口〜１００ＭΩ／口のものが
多く２１，２２の抵抗値の上限は、ノード２３，２４の
うちの高電位側をディスチャージしようとするリーフ電
流の大きさによつて制限されるわけで、その範囲内でな
ら高ければ高いほど消費電力が小さく抑えられるので好
都合なわけてある。尚、読み出し、書き込みの動作は第
１図の従来例に準するので省略する。しかし、この例で
もメモリセル１個当り４つのトランジスタを必要として
おり、しかも、メモリセル１個に必要な配線はＢｌ．２
，ｍ；，ＷＬ２，■。Ｄ，■Ｓｓの５本となつている。
これらのうちには■ＤＤ，Ｖｌのように工夫すれば隣接
するメモリセルと共有できる配線があるとはいえ、これ
は、メモリセル１個を１つのトランジスタと１つのキャ
パシタで構成し、ビット線，ワード線の他にもう１本で
計３本の配線ですむダイナミックメモリに“比べると、
集積度の点でまだ大きなひらきがある。本発明は上記の
点に鑑みなされたもので、その目的とするところは占有
面積を小さくすることができるスタティックメモリを提
供するものである。
本発明は従来２本１対になつていたビット線を１本にし
、かつゲート電極をワード線に接続するスイッチングト
ランジスタをメモリセル当り１個にし、このような回路
構成と高抵抗負荷を用いることによつて生ずる書き込み
の困難さを駆動トランジスタの共通のソースに書き込み
時パルス信号を加えることによつて解消するものである
。
、かつゲート電極をワード線に接続するスイッチングト
ランジスタをメモリセル当り１個にし、このような回路
構成と高抵抗負荷を用いることによつて生ずる書き込み
の困難さを駆動トランジスタの共通のソースに書き込み
時パルス信号を加えることによつて解消するものである
。
以下に本発明の詳細な説明例に従つて具体的に述べる。
第３図は本発明の一実施例を示す等価回路図である。抵
抗３１，３２が負荷であり、ＭＯＳ電界効果トランジス
タ３５，３６が駆動トランジスタで、３１，３２，３５
，３６の４個の素子で双安定反転回路を実現する。トラ
ンジスタ３７が、前記双安定反転回路とビット線ＢＬ３
を接続するスイッチングトランジスタであり、そのゲー
ト電極はワード線ＷＬ３に接続されている。駆動トラン
ジスタ３５，３６の共通のソース領域３９はＷＲ，（書
き込み線即ちライト線と名付ける）に接続している。以
下３５，３６，３７がＮチャネルＭＯＳ電界効果トラン
ジスタの場合について考えることとする。Ｐチャネルの
場合は極性を逆転すれば同等である。３５，３６，３７
及び図には示していないメモリセル以外の回路を構成す
るＮチャネルトランジスタの閾値電圧をＶ，として議論
する。
第３図は本発明の一実施例を示す等価回路図である。抵
抗３１，３２が負荷であり、ＭＯＳ電界効果トランジス
タ３５，３６が駆動トランジスタで、３１，３２，３５
，３６の４個の素子で双安定反転回路を実現する。トラ
ンジスタ３７が、前記双安定反転回路とビット線ＢＬ３
を接続するスイッチングトランジスタであり、そのゲー
ト電極はワード線ＷＬ３に接続されている。駆動トラン
ジスタ３５，３６の共通のソース領域３９はＷＲ，（書
き込み線即ちライト線と名付ける）に接続している。以
下３５，３６，３７がＮチャネルＭＯＳ電界効果トラン
ジスタの場合について考えることとする。Ｐチャネルの
場合は極性を逆転すれば同等である。３５，３６，３７
及び図には示していないメモリセル以外の回路を構成す
るＮチャネルトランジスタの閾値電圧をＶ，として議論
する。
第５図に読み出し時の主要なりロック信号及び主要なノ
ードの動作波形の１例の概略を示す。
ードの動作波形の１例の概略を示す。
同様に第６図に書き込み時の動作波形の１例の概略を示
す。ここでは１例としてワード線ＷＬ３のハイレベルが
ブートストラップしたＶＤＤ＋■１なる電位まで上げる
場合を考える。Ｖ１はを満たすことが望ましい。
す。ここでは１例としてワード線ＷＬ３のハイレベルが
ブートストラップしたＶＤＤ＋■１なる電位まで上げる
場合を考える。Ｖ１はを満たすことが望ましい。
第６図ではノード３３，３４に関してはもともと′６ｒ
３が記憶されていた場合（“１゛ＳＴＯＲＥ）と゜“０
゛が記憶されていた場合（゜“０゛ＳＴＯＲＥ）にわけ
て示してある。第５図に従つてまず読み出し時動作につ
いて考える。
３が記憶されていた場合（“１゛ＳＴＯＲＥ）と゜“０
゛が記憶されていた場合（゜“０゛ＳＴＯＲＥ）にわけ
て示してある。第５図に従つてまず読み出し時動作につ
いて考える。
゜“１゛読み出し（゜゜１゛ＲＥＡＤ）ではノード３３
はＶ。Ｏ，ノード３４は■，，なのでワード線ＷＬ３が
ハイレベルＶ。Ｏ＋Ｖ１になつてトランジスタ３７がオ
ンしてもビット線ＢＬ３はそのままＶＤＤのレベルを保
つ。６′『５読み出しＣ６Ｏ″ＲＥＡＤ）ではＷＬ３が
ハイレベル即ちＶＤＤ＋■１になるとトランジスタ３７
がオンし、ビット線ＢＬＪからトランジスタ３７，３５
を通してＷＲ３に電流が流れてＢＬ３は■Ｓｍｌこ落ち
る。
はＶ。Ｏ，ノード３４は■，，なのでワード線ＷＬ３が
ハイレベルＶ。Ｏ＋Ｖ１になつてトランジスタ３７がオ
ンしてもビット線ＢＬ３はそのままＶＤＤのレベルを保
つ。６′『５読み出しＣ６Ｏ″ＲＥＡＤ）ではＷＬ３が
ハイレベル即ちＶＤＤ＋■１になるとトランジスタ３７
がオンし、ビット線ＢＬＪからトランジスタ３７，３５
を通してＷＲ３に電流が流れてＢＬ３は■Ｓｍｌこ落ち
る。
従つてノード３３のレベルは最高Ｖ。まて浮く。ノード
あのＶＤＤのレベルを下げないために■ｏはＶＯ＜Ｖ，
・・・・・・２を満たすことが望ましい。
あのＶＤＤのレベルを下げないために■ｏはＶＯ＜Ｖ，
・・・・・・２を満たすことが望ましい。
これはトランジスタ３７，３５のコンダクタンス比を適
当に選んでやることにより実現される。ノード３４のＶ
ＤＤのレベルは若干下がつても誤動作は起さないが、こ
れがＶＤＯまで回復しないうちに続けて読み出しされる
という事がおこると、ノード３４のレベルが誤動作を起
こす位低いレベルにまで下がつてしまう危険性がある。
負荷抵抗３２は３１と共に消費電力を減らすために高抵
抗になつているので、ノード３４のレベルは一度下がる
となかなか回復しない。１例として抵抗３２を１００Ｍ
Ω、ノード３４を１０ＰＦとしてみると、このＣＲ時定
数は１μｓとなり、１００ｒ１ｓ前後で動作するスタテ
ィックメモリとしては大きすぎず、前述のような危険性
が現実のものとなる。
当に選んでやることにより実現される。ノード３４のＶ
ＤＤのレベルは若干下がつても誤動作は起さないが、こ
れがＶＤＯまで回復しないうちに続けて読み出しされる
という事がおこると、ノード３４のレベルが誤動作を起
こす位低いレベルにまで下がつてしまう危険性がある。
負荷抵抗３２は３１と共に消費電力を減らすために高抵
抗になつているので、ノード３４のレベルは一度下がる
となかなか回復しない。１例として抵抗３２を１００Ｍ
Ω、ノード３４を１０ＰＦとしてみると、このＣＲ時定
数は１μｓとなり、１００ｒ１ｓ前後で動作するスタテ
ィックメモリとしては大きすぎず、前述のような危険性
が現実のものとなる。
従つて高抵抗の負荷を用いる場合には前記の２の条件を
満たすことは大切である。次に第６図に従つて書き込み
動作を考える。
満たすことは大切である。次に第６図に従つて書き込み
動作を考える。
まずもともと“゜１゛が記憶されていた場合（゜゜１゛
ＳｌＯＲＥ）について考える。ライト線ＷＲ３が■。。
になることにより、もともとＶＣ．Ｄだつたノード羽は
トランジスタ３６のゲート容量によるカップリングでＶ
ＤＤ＋Ｖ２なるレベルになる。読み出しの際に説明した
通り、抵抗３１が高抵抗なのでこのような動作が実現さ
れる。この時、同時にノード３４は■ＤＤにチャージア
ップされる。次にワード線ＷＬ３がＶＤＯ＋Ｖ１なるハ
イレベルになる。これはブートストラップによつて■Ｄ
Ｄより■１だけ高い電位になつている。これによりスイ
ッチングトランジスタ３７がオンし、ノード３３はＶ。
Ｄとなる。次に書き込みたい情報に従つてビット線ＢＬ
３をＶ市のまま保つか■，，におとすかする。これとほ
ぼ同じかややおくれたタイミングでＷＲ３を■，，にも
どす。゜゜１゛書き込み（“゜１゛ＷＲＩＴＥ）の時は
トランジスタ３７がオンしていることによりノード羽が
ＶＤＯｌノード３４が■，，にセットされ、“０゛書き
込み（゜゜０゛ＷＲＩＴＥ）の時にはビット線ＢＬ．３
がＶ１におちる事によりノード３３は■，，にノード３
４はトランジスタ３５のゲート容量のカップリングによ
つてＶＤＤ−■３なるハイレベルにセットされる。これ
は時間がたてば抵抗３２を通してＶＣ．Ｄになる。これ
で書き込みが完了である。読み出し時検討した２なる関
係はノード３４がＶＤＤ−Ｖ３なるレベルでも満たされ
るのが理想的である。一方もともと゜゜０゛が記憶され
ていた場合（゛０゛ＳＴＯＲＥ）については以下の通り
である。
ＳｌＯＲＥ）について考える。ライト線ＷＲ３が■。。
になることにより、もともとＶＣ．Ｄだつたノード羽は
トランジスタ３６のゲート容量によるカップリングでＶ
ＤＤ＋Ｖ２なるレベルになる。読み出しの際に説明した
通り、抵抗３１が高抵抗なのでこのような動作が実現さ
れる。この時、同時にノード３４は■ＤＤにチャージア
ップされる。次にワード線ＷＬ３がＶＤＯ＋Ｖ１なるハ
イレベルになる。これはブートストラップによつて■Ｄ
Ｄより■１だけ高い電位になつている。これによりスイ
ッチングトランジスタ３７がオンし、ノード３３はＶ。
Ｄとなる。次に書き込みたい情報に従つてビット線ＢＬ
３をＶ市のまま保つか■，，におとすかする。これとほ
ぼ同じかややおくれたタイミングでＷＲ３を■，，にも
どす。゜゜１゛書き込み（“゜１゛ＷＲＩＴＥ）の時は
トランジスタ３７がオンしていることによりノード羽が
ＶＤＯｌノード３４が■，，にセットされ、“０゛書き
込み（゜゜０゛ＷＲＩＴＥ）の時にはビット線ＢＬ．３
がＶ１におちる事によりノード３３は■，，にノード３
４はトランジスタ３５のゲート容量のカップリングによ
つてＶＤＤ−■３なるハイレベルにセットされる。これ
は時間がたてば抵抗３２を通してＶＣ．Ｄになる。これ
で書き込みが完了である。読み出し時検討した２なる関
係はノード３４がＶＤＤ−Ｖ３なるレベルでも満たされ
るのが理想的である。一方もともと゜゜０゛が記憶され
ていた場合（゛０゛ＳＴＯＲＥ）については以下の通り
である。
６６ｒ′ＳＴＯＲＥの時と同様ライト線ＷＲ３がＶＤＤ
になることによりノード３４はＶＤＯ＋Ｖ２にノード３
３は■。
になることによりノード３４はＶＤＯ＋Ｖ２にノード３
３は■。
ｏになる。この後ワード線ＷＬ−３がＶ。Ｏ＋Ｖ１にな
りトランジスタ３７がオンする。この後“１゛ＷＲＩＴ
Ｅの場合にはビット線ＢＬ３をＶ。ＯのままでＷＲ３を
Ｖｓｓにおとし、ノード３３をＶＤＤにノード３４をＶ
ｌにする。この時、ＷＲ３がおちる前はノード３３がＶ
。Ｏｌノード３４が■。０＋Ｖ２だが、ノード３３の方
にはトランジスタ３７を通してＶＤＤのビット線ＢＬ３
が接続されている事により、最終的にノード３３をＶ。
りトランジスタ３７がオンする。この後“１゛ＷＲＩＴ
Ｅの場合にはビット線ＢＬ３をＶ。ＯのままでＷＲ３を
Ｖｓｓにおとし、ノード３３をＶＤＤにノード３４をＶ
ｌにする。この時、ＷＲ３がおちる前はノード３３がＶ
。Ｏｌノード３４が■。０＋Ｖ２だが、ノード３３の方
にはトランジスタ３７を通してＶＤＤのビット線ＢＬ３
が接続されている事により、最終的にノード３３をＶ。
Ｏにノード３４をＶｓｓにすることができる。６６０″
ＷＲＩＴＥの場合にはビット線ＢＬ３を■，，におとし
これと同時かやや遅れたタイミングでライト線ＷＲ３を
Ｖ。
ＷＲＩＴＥの場合にはビット線ＢＬ３を■，，におとし
これと同時かやや遅れたタイミングでライト線ＷＲ３を
Ｖ。
におとす。これによりノード３３はＶＳｆ３に、又ノー
ド３４は再びトランジスタ３５のゲート容量によるカッ
プリングで引き下げられ、ＶＯＯにそれぞれ書き込まれ
る。以上で４６０″ＳＴＯＲＥの場合の書き込みが完了
した事になる。第７図に第３図の実施例によつてメモリ
マトリックスを構成した場合の適用例を示す。
ド３４は再びトランジスタ３５のゲート容量によるカッ
プリングで引き下げられ、ＶＯＯにそれぞれ書き込まれ
る。以上で４６０″ＳＴＯＲＥの場合の書き込みが完了
した事になる。第７図に第３図の実施例によつてメモリ
マトリックスを構成した場合の適用例を示す。
Ｍｉｋ，Ｍｉｅ，Ｍｊｋ，Ｍｊｅはそれぞれメモリセル
である。Ｍｉｋが選択された場合について考える。読み
出しについては問題ないが書き込み時、Ｍｉｋ以外のメ
モリセルが誤動作しないことを確認する。Ｍｉｅについ
てはワード線ＷＬｉはＶＤＤ＋■１、ビット線ＢＬｅは
Ｖ。Ｏｌライト線ＷＲｅはＶ８で読み出し時と同等なの
で誤動作しない。ＭＪｋについてはＷＬｊはＶ，３、Ｂ
ＬｋはＶ。ＯＮＷＲｋもＶ。Ｏで第３図のノード３３，
ノード（に当る２ノードはＷＲｋがＶＤＤになつた時、
もともとＶＤＤだつた側が■ＤＤ＋Ｖ２にもともと■，
，側がＶ。ＯになるがＷＬｊがＶ１のままなので再びＷ
ＲｋがＶ９にもどつた時はじめのＶ。ＯとＶｌの状態に
戻り、やはり誤動作しない。ＭｊｅについてはＷＬｊも
ＶＳ３ｗＲｅもＶ１で単なる保持状態である。実際にメ
モリマトリックスを構成した場合にあられれるメモリセ
ルの場合は上記で尽きているので本発明のメモリセルに
よつてスタティックメモリが構成できることが明らかと
なつた。以上のように本発明により、従来に比べ、メモ
リセル１個当りの配線数を１本減らし、又メモリセル１
個当りのトランジスタ数も１個減らして高集積積化を大
きく進めると共に、高抵抗負荷を用いて消費電力が低く
、信頼性の高いスタティックメモリを実現できるように
なる。
である。Ｍｉｋが選択された場合について考える。読み
出しについては問題ないが書き込み時、Ｍｉｋ以外のメ
モリセルが誤動作しないことを確認する。Ｍｉｅについ
てはワード線ＷＬｉはＶＤＤ＋■１、ビット線ＢＬｅは
Ｖ。Ｏｌライト線ＷＲｅはＶ８で読み出し時と同等なの
で誤動作しない。ＭＪｋについてはＷＬｊはＶ，３、Ｂ
ＬｋはＶ。ＯＮＷＲｋもＶ。Ｏで第３図のノード３３，
ノード（に当る２ノードはＷＲｋがＶＤＤになつた時、
もともとＶＤＤだつた側が■ＤＤ＋Ｖ２にもともと■，
，側がＶ。ＯになるがＷＬｊがＶ１のままなので再びＷ
ＲｋがＶ９にもどつた時はじめのＶ。ＯとＶｌの状態に
戻り、やはり誤動作しない。ＭｊｅについてはＷＬｊも
ＶＳ３ｗＲｅもＶ１で単なる保持状態である。実際にメ
モリマトリックスを構成した場合にあられれるメモリセ
ルの場合は上記で尽きているので本発明のメモリセルに
よつてスタティックメモリが構成できることが明らかと
なつた。以上のように本発明により、従来に比べ、メモ
リセル１個当りの配線数を１本減らし、又メモリセル１
個当りのトランジスタ数も１個減らして高集積積化を大
きく進めると共に、高抵抗負荷を用いて消費電力が低く
、信頼性の高いスタティックメモリを実現できるように
なる。
なお本実施例では第５図，第６図に示すような動作を例
示したが、ビット線，ワード線，ライト線のレベルやタ
イミングさらに第３図中のトランジスタ３５と３７のコ
ンダクタンスの設定のし方によつてこの他にも何種類か
の可能な動作波形が考えられることは明らかである。
示したが、ビット線，ワード線，ライト線のレベルやタ
イミングさらに第３図中のトランジスタ３５と３７のコ
ンダクタンスの設定のし方によつてこの他にも何種類か
の可能な動作波形が考えられることは明らかである。
又、本発明になるメモリセルは高抵抗の負荷トランジス
タを用いることも可能で、その実施例を第４図に示す。
ここで４１，４２は負荷トランジスタ、４５，４６は駆
動トランジスタ、４７はスウイツチングトランジスタ、
１４１はワード線、１４２はライト線、１４３はビット
線である。
タを用いることも可能で、その実施例を第４図に示す。
ここで４１，４２は負荷トランジスタ、４５，４６は駆
動トランジスタ、４７はスウイツチングトランジスタ、
１４１はワード線、１４２はライト線、１４３はビット
線である。
【図面の簡単な説明】
第１図及び第２図は各々従来のスタティックメモリセル
の一例を示す等価回路図、第３図及び第４図は各々本発
明の実施例を示す等価回路図、第５図は第３図に示す実
施例の読み出しの場合の状態を説明するための動作波形
図、第６図は同じく第３図に示す実施例の書き込みの場
合の状態を説明するための動作波形図、第７図は第３図
の実施例でメモリマトリックスを構成した場合の適用例
を示す回路図である。
の一例を示す等価回路図、第３図及び第４図は各々本発
明の実施例を示す等価回路図、第５図は第３図に示す実
施例の読み出しの場合の状態を説明するための動作波形
図、第６図は同じく第３図に示す実施例の書き込みの場
合の状態を説明するための動作波形図、第７図は第３図
の実施例でメモリマトリックスを構成した場合の適用例
を示す回路図である。
Claims (1)
- １ 半導体基体上に形成された第１ＭＯＳ電界効果トラ
ンジスタと第２ＭＯＳ電界効果トランジスタのソース領
域を共通にしかつ該第１ＭＯＳ電界効果トランジスタの
ゲート電極とドレイン領域を第２ＭＯＳ電界効果トラン
ジスタのドレイン領域とゲート電極にそれぞれ接続する
と共に前記第１ＭＯＳ電界効果トランジスタのドレイン
領域に第１負荷素子を接続し、かつ前記第２ＭＯＳ電界
効果トランジスタのドレイン領域に第２負荷素子を接続
することによつて構成される双安定反転回路により２進
情報の記憶を行うようにした半導体記憶装置において、
前記双安定反転回路中の第１ＭＯＳ電界効果トランジス
タのドレイン領域に第３ＭＯＳ電界効果トランジスタの
ソース領域を接続し、該第３ＭＯＳ電界効果トランジス
タのドレイン領域及びゲート電極をそれぞれビット線と
ワード線に接続するとともに、２進情報を書き込む時、
前記双安定反転回路中の第１及び第２ＭＯＳ電界効果ト
ランジスタの共通のソース領域にパルス信号を印加し前
記第１及び第２ＭＯＳ電界効果トランジスタのドレイン
領域をそれぞれ所定の電位に昇圧した後に書き込むよう
に構成したことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54134904A JPS6055914B2 (ja) | 1979-10-19 | 1979-10-19 | 半導体記憶装置 |
| GB8032712A GB2062391B (en) | 1979-10-19 | 1980-10-10 | Semiconductor memory circuit |
| DE3038641A DE3038641C2 (de) | 1979-10-19 | 1980-10-13 | Halbleiter-Speicherschaltung |
| US06/197,564 US4404657A (en) | 1979-10-19 | 1980-10-16 | Semiconductor memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54134904A JPS6055914B2 (ja) | 1979-10-19 | 1979-10-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5661088A JPS5661088A (en) | 1981-05-26 |
| JPS6055914B2 true JPS6055914B2 (ja) | 1985-12-07 |
Family
ID=15139237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54134904A Expired JPS6055914B2 (ja) | 1979-10-19 | 1979-10-19 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4404657A (ja) |
| JP (1) | JPS6055914B2 (ja) |
| DE (1) | DE3038641C2 (ja) |
| GB (1) | GB2062391B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4536859A (en) * | 1981-08-31 | 1985-08-20 | Sharp Kabushiki Kaisha | Cross-coupled inverters static random access memory |
| JPS5843151U (ja) * | 1981-09-16 | 1983-03-23 | 三洋電機株式会社 | マイクロモ−タのエンドブラケツト |
| JPS5843031U (ja) * | 1981-09-17 | 1983-03-23 | パイオニア株式会社 | 低域通過型フイルタ |
| US5048023A (en) * | 1989-02-16 | 1991-09-10 | The United States Of America As Represented By The Administrator, National Aeronautics And Space Administration | Asymmetric soft-error resistant memory |
| US5023844A (en) * | 1990-02-28 | 1991-06-11 | Intel Corporation | Six-way access ported RAM array cell |
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| JP3230848B2 (ja) * | 1991-09-20 | 2001-11-19 | 三菱電機株式会社 | スタティックランダムアクセスメモリ装置 |
| JPH06103781A (ja) * | 1992-09-21 | 1994-04-15 | Sharp Corp | メモリセル回路 |
| US5453950A (en) * | 1995-01-24 | 1995-09-26 | Cypress Semiconductor Corp. | Five transistor memory cell with shared power line |
| US5689471A (en) * | 1995-01-24 | 1997-11-18 | Cypress Semiconductor Corp. | Dummy cell for providing a reference voltage in a memory array |
| US5894434A (en) * | 1995-12-22 | 1999-04-13 | Texas Instruments Incorporated | MOS static memory array |
| US5805496A (en) * | 1996-12-27 | 1998-09-08 | International Business Machines Corporation | Four device SRAM cell with single bitline |
| KR100275106B1 (ko) * | 1997-12-30 | 2000-12-15 | 김영환 | 하나의비트라인으로이루어진에스램셀 |
| GB2384092A (en) * | 2002-01-14 | 2003-07-16 | Zarlink Semiconductor Ab | Low power static random access memory |
| US7053647B2 (en) * | 2004-05-07 | 2006-05-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of detecting potential bridging effects between conducting lines in an integrated circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL293447A (ja) * | 1962-05-31 | |||
| US3447137A (en) * | 1965-05-13 | 1969-05-27 | Bunker Ramo | Digital memory apparatus |
| US3644907A (en) * | 1969-12-31 | 1972-02-22 | Westinghouse Electric Corp | Complementary mosfet memory cell |
| US3813653A (en) * | 1972-12-18 | 1974-05-28 | Rolm Corp | Memory cell with reduced voltage supply while writing |
| US4134151A (en) * | 1977-05-02 | 1979-01-09 | Electronic Memories & Magnetics Corporation | Single sense line memory cell |
-
1979
- 1979-10-19 JP JP54134904A patent/JPS6055914B2/ja not_active Expired
-
1980
- 1980-10-10 GB GB8032712A patent/GB2062391B/en not_active Expired
- 1980-10-13 DE DE3038641A patent/DE3038641C2/de not_active Expired
- 1980-10-16 US US06/197,564 patent/US4404657A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3038641A1 (de) | 1981-04-30 |
| DE3038641C2 (de) | 1982-09-09 |
| JPS5661088A (en) | 1981-05-26 |
| GB2062391A (en) | 1981-05-20 |
| US4404657A (en) | 1983-09-13 |
| GB2062391B (en) | 1983-06-29 |
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