JPS6056313B2

JPS6056313B2 - サイリスタ

Info

Publication number: JPS6056313B2
Application number: JP50088242A
Authority: JP
Inventors: 義和細川; 達弥亀井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1975-07-21
Filing date: 1975-07-21
Publication date: 1985-12-09
Also published as: JPS5217773A

Description

【発明の詳細な説明】本発明は、サイリスタに関し、更に詳しくはアノード
−カソード間の急激な電圧上昇に基づく誤点弧を防止す
るための回路に使用するに好適なトランジスターサイリ
スタ集積回路素子に関する。

一般に、サイリスタを使用する回路において、サイリ
スタのアノード−カソード間に急激な電圧上昇率の電圧
を加えると、サイリスタの接合容量による充電電流が流
れるためにサイリスタ誤点弧する、いわゆるレート効果
があることはよく知られている。この誤点弧が生ずる最
小電圧上昇率は、通常ｄｖ／ｄｔ耐量と称されている。
ところで、従来、このｄｖ／ｄｔ耐量を増加し、又
は誤点弧を防止するために種々の試みがなされているが
、これらは主としてサイリスタ自体の構造的改良に向け
られたものと、主としてサリスタ使用回路の回路的改良
に向けられたものに大別される。

この後者の一例を第１図について簡単に説明すると、Ｐ
型エミッタ層Ｐｌ２、Ｎ型ベース層Ｎ８ｌｌ、Ｐ型ベー
ス層ＰＢｌ３、及びＮ型エミッタ層ＢＩｌｌｌｌ４の４
層からなるサイリスタ１のゲートＧとカソードＫとの間
にはスイッチング用トランジスタ２とゲート並列抵抗３
とが並列に接続され、アノードＡとトランジスタ２との
間には電圧上昇検知用コンデンサ５が接続され、トラン
ジスタ２のベースとエミッタとの間にはバイアス用ダイ
オード４（これには抵抗を代用しうる。）が図示の極性
で接続されている。このような構成の回路において、ア
ノードＡとカソードＫとの間に急峻な立上りの電圧が印
加されると、コンデンサ５が充電され、その充電電流ト
ランジスタ２のベースに流入してこれを導通させる。

このためサイリスタ１のゲートＧ−カソードＫ間は電気
的に短絡された状態になり、サイリスタ１の誤点弧が防
止され、サイリスタ１のＤｖ／Ｄｔ耐量が向上される。
同様な作用効果は、コンデンサ５の代りにその位置に接
続したダイオード又はコンデンサのＰＮ接合を利用した
場合、あるいはコンデンサ５の代りに破線に示す如くＮ
型ベース層ＮＢにダイオードＤを接続した場合にも得ら
れる。しかるに、これらの従来の誤点弧防止回路におい
ては、次のような問題点がある。

すなわち、アノードＡ−カソードＫ間の電圧印加により
充電されたコンデンサ５（又はその物等物としてのダイ
オード又はトランジスタのＰＮ接合）の充電電荷は、ア
ノ−ドーカソード間が開放状態になつた場合、放電ルー
トがなくなるために長時間蓄積されたままになる。

しかし、この場合はサイリスタ１のＰｎ接合（Ｎ，−Ｐ
Ｂ間）にも電荷が蓄積されているので、次に比較的短い
時間間隔で急峻な電圧上昇が印加されても、サイリスタ
１に充電々流が流れることがないので誤点弧することは
ない。

ここで問題となるのは、カソ−ドーカソード間に電圧印
加し、各接合が充電された後でサイリスタ１が点弧した
場合であ。

このとき、サイリスタ１内部の充電々荷がサイリスタ１
に流れる主電流により放電されるが、外部のコンデンサ
５には、放電路が形成されないため電荷を蓄積し続けて
いる。このような状態のとき、急峻な電圧上昇が再び印
加されるとサイリスタ１には充電々流が流れるがコンデ
ンサ５又はその均等物には充電々流が流れなくなり、レ
ート効果による誤点弧防止できなくなる。また半導体集
積回路においてはこの充電用のコンデンサ５（又はダイ
オード又はトランジスタのＰｎ接合）は、サイリスタ１
とは別の電気的に絶縁された領域に設けるため、絶縁領
域の数が増加し、半導体集積回路における占有面積が大
きくなり、集積度低下させることになる。

本発明の目的は、斯かる従来技術の問題点を解決し、電
圧上昇に対する充放電の機能を円滑に遂行、かつ半導体
集積回路の半導体チップ上の占有面積をさほど増加させ
ないサイリスタを提供することにある。本発明によれば
、斯かる目的は、サイリスタのアノード側エミッタ層に
隣接するベース層に半導体層を整流接触させて、ベース
層を共用する充電用及び放電用のトランジスタを構成す
ることにより達成される。

以下、実施例について本発明を詳述する。

第２図は、本発明による誤点弧防止回路の原理的構成を
例示するもので、第１図と同一部分には同一符号を付し
てある。

第２図から明らかなように、本発明によるサイリスタ１
は、第１図のものとは、Ｎ型ベース層ＮＢｌｌにＰＮ接
合Ｊｃを介し”てＰ型半導体層１５が整流接触されてい
る点で異なるものである。この場合、ＰＮ接合ＪＯが、
第１図で説明したコンデンサと同様な役割を果し、Ｐ型
エミッタ層ＰＥｌ２、Ｎ型ベース層Ｎ８ｌｌ、半導体層
１５により充電用トランジスタが形成され・る。斯かる
構成によると、アノードＡとカソードＫとの間に急峻な
電圧上昇加わつたとき、充電用トランジスタを介して充
電電流流れ、トランジスタ２はそれによつてターンオン
し誤点弧を防止す）る。

コンデンサ機能を果すので、反復的に加わる電圧上昇に
対する誤点弧防止動作は円滑に遂行されることになる。

第２図に示したサイリスタは、具体的は例えば第３ａ及
び第３ｂ図にそれぞれ上面及びその■ｂ−■ｂ線に沿う
断面を示すように構成するのが得策である。尚、第２図
と同一部分には同一符号を付してある。第３ａ及び第３
ｂ図において、例えばシリコンなどからなる基板内に他
の部分からアイソレーシヨン領域１０により電気的に分
離されて形成されたＮ型島状半導体領域１１が設けられ
、この島状領域内には、公知の選択拡散法などによりＰ
型領域１２，１３，１５とＮ型領領１４とが図示のパタ
ーンで形成され、いわゆるラテラル型サイリスタ及びこ
れに関連する充放電用トランジスタが集積化されている
。

コの字状のＮ型領領１４、Ｐ型領域１３、コの字状Ｎ型
表面領域１１ａ１及びコの字状Ｐ型領域１２は、第２図
に示すサイリスタ１のそれぞれＮ型エミッタ、Ｐ型ベー
ス、Ｎ型ベース、及びＰ型エミッタとして働くものであ
り、Ｐ型領域１２、Ｎ型表面領域１１ｂ１及びＰ型領域
１５は充電用のＰＮＰトランジスタを構成し、Ｐ型領域
１５、Ｐ型領域１３、及びこれら領域間のＮ型領域部分
は放電用のＰＮＰトランジスタを構成している。このよ
うに構成されるサイリスタは、第２図に示した誤点弧防
止回路に用いて有効なものであり、その上、充電用トラ
ンジスタ形成用のＰ型領域１５がエミッタ又はベース用
Ｐ型領域１２，１３と同時拡散処理により形成できるの
で製造工程が簡単であり、また、同一島状領域内にトラ
ンジスタ及び付加的トランジスタが形成されるので集積
密度が向上され小型になるなど多くの利点をも一つてい
る。

上述した本発明によるサイリスタは、それ自体有用なも
のであるが、保持電流を小さくする観点からなお一層の
改良を加えることが望ましい。

これによいて言及すると、第２図の回路において、．サ
イリスタ１がオン状態のとき、その主電流はアノードＡ
からカソードＫに向かつて流れる。このとき、Ｐ型エミ
ッタ層１２、Ｎ型ベース層１１、Ｐ型畔導体層ＰＣｌ５
からなる充電用ＰＮＰトランジスタもオン状態であるか
ら、主電流の一部は、，このトランジスタを介してＮＰ
Ｎトランジスタ２のベースにベース電流１Ｂとして流れ
る。従つて、トランジスタ２の電流１ｔｒは、ベース電
流１Ｂと電流増幅率ＨＦＥとの積になり、次式で表わさ
れる。この電流１ｔｒがサイリスタに流れる電流１ｔｈ
より大きくなつた場合は、サイリスタ１はターンオフし
てしまう。

すなわち、サイリスタ１の保持電流はトランジスタ２の
電流１ｔｒによつて決定されることになる。電Ｘｔｒが
サイリスタ本来の保持流より大きい場合は、第２図の回
路構成によると保持電流が増大することになる。保持電
流レベル”は、特に微少電流を扱う用途においては、で
きるだけ低いことが望ましい。前掲の式を参照すれば、
トランジスタ２の電流Ｉｔｒを減少させるには、流増幅
率ＨＦＥを小さくすればよいことがわかるが、これを低
下させることは、本来の目的である誤点弧防止又はＤｖ
／Ｄｔ耐量向上の観点から好ましくない。

何故ならば、トランジスタ２の流増幅率が小さいと、Ｄ
ｖ／Ｄｔ量は小さくなるからである。そこで、ベース電
流■Ｂを減少させる手段をとることが必要になつている
。本発明によれば、このベース電流１Ｂを減少させるた
め、充電用トランジスタ（Ｐ型エミッタ層ＰＩｌｌ：１
２、Ｎ型ベース層ＮＢｌｌ、及びＰ型半導体層１５から
なるＰＮＰトランジスタ）の電流増幅率は、常識的な値
より極めて小さく定められる。

この電流増幅率は、トランジスタ２の電流増幅率やサイ
リスタ１に必要な保持電流値により異なるが、いずれに
しても、０．０１以下の値にするのが、第２図の回路に
おいてサイリスタ本来の保持電流値を増加させないため
には、望ましい。充電用トランジスタの流増幅率を０．
０１以下にするのが望ましい理由を次に述べる。充電用
トランジスタの電流増幅率をＨＰＩＣｐｎＰとすると、
サイリスタ１動作時には、サイリスタ１の主電流１Ｍは
、上記トランジスタのベース電流の役割りをはたすため
、ＨｐＥｐｎｐＩＭの電流が充電用トランジスタに流れ
る。

この電流はレート効果保護用のトランジスタ２のＰベー
スＰＢに流れるため、トランジスタ２の流増幅率をＨＰ
Ｅｎｐｎとすると、トランジスタ２にはＨＦＩｌ：Ｐｎ
Ｐ−ＨＰＯｎｐｎ−１Ｍの流が流れる。もし、主流１Ｍ
がＩＭ＜ＨＦＥｐｎｐＯｈＦＥｎｐｎＯｌＭになると、主
電流が全部トランジスタに流れてしまうため、サイリス
タ１は動作しなくなり、サイリスタ１は０ＦＦになるが
、ＯＮと０ＦＦを繰り返えす発振状態になる。

そこですなわち１〉ＨＰＴ：Ｐｎｐ−ＨＦＥｎｐｎが満
足されなければならない。

ＨＦ６ｎｐｎは最大１００と考えられるから、これを１
００とするととなり、ＨｐＯ，ｎｐが０．０１以下が望
ましいことになる。

充電用トランジスタの電流増幅率を上記した所望の値に
するには、例えば、第３ａ及び第３ｂ図に示したサイリ
スタにおいて、充電用トランジスタのＮ型ベース幅、す
なわちＰ型領１２及び１５間の間隔を、サイリスタのＮ
型ベース幅、すなわちＰ型領域１２及び１３間の間隔よ
り大きく、例えば１５倍以上にすればよい。

Ｐｎｐトランジスタのエミッタ接地時の電流増幅率は、
ｎベース幅により決定まる。

これはｎベース中でのキャリアが再結合により消減する
ためであり、ｎベース幅が長くなれば、再結合が増加す
る。更に他の手段として、第４ａ及び第４ｂ図にそれぞ
れ上面及びその■ｂ−■ｂ線に沿う断面を示すように（
尚、第２図同一部分には同一符号を付してある。

）、充電用トランジスタのＮ型ベース用表面領域１１ｂ
に高不純物濃度のＮ＋型領域１６を、例えばＮ型領域１
４と同時の拡散処理により形成してもよく、それによつ
て充電用トランジスタの流増幅率を所望の小さい値にす
ることができ。高濃度のｎ＋層がベース表面に部分的に
形成されると、キャリアにの場合ホール）の拡散径路を
阻むと同時に、Ｎｎ＋接合付近にキャリア（ホール）を
反撥する方向の拡散電界が発生し、ホールを底面方向に
押しやることになり、実質的にｎベース幅を広げたこと
になる。

発明者等の実験によれば、このＮ＋型領域の付加により
充電用トランジスタの流増幅率が効果的に十分小さくさ
れることが明らかにされた。

次に、第４ａ図、第４ｂ図に示す実施例を数値に某づい
て説明する。比抵抗１６Ω・ｄのＮ型島状領域１１にボ
ロンを拡散して、Ｐ型領域１２，１３，１５を設け、更
に、燐を拡散してＮ型領域４，１６を設けた。

各Ｐ型領域１１，１３，１５の表面不純物濃度は１０１
９ａｔ０ｍｓ／Ｃｃで拡散深さは１５μ、各Ｎ型領域１
４，１６の表面不純物濃度は１『ＡｔＯｍｓ／Ｃｃで拡
散深さは１０μである。Ｐ型領域１３の幅は１４０μ、
長さは２１０μで、Ｐ型領域１２はＰ型領域１３から６
５μ離れてコの字状をしており、その幅は３０ｐである
。

また、Ｎ型領域１４はＰ型領域１３の内側に１０μ離れ
てコの字状をしており、その幅は３０ｐである。Ｎ＋型
領域１６はＰ型領域１２の右端から６０μに離れた位置
にあり、幅が３０Ｐ１長さが５００μの帯状で、Ｐ型領
域１１，１２と下端位置が揃つている。Ｐ型領域１５は
Ｎ＋領域１６から６０μ離れた位置にあり、幅が１２０
μ、長さが３００μの長方形をしており、下端はＮ＋型
領域１６より１５０μ程上方に位置している。以上の寸
法のサイリスタを用いて第２図の回路を構成したところ
、アノ−ドーカソード間に繰返して電圧が加わつた時の
Ｄｖ／Ｄｔ耐量は室で１０００Ｖ／μＳ以上の値が確認
された。

また、第１図に示す回路で、ダイオードＤを別の島状領
域に設けたものでは、サイリスタ１は同一寸法としたが
、第４ａ図、第４ｂ図のものに較べて、面積で２０％大
きくなり、アノ−ドーカソード間に繰返して電圧が加わ
つた時の室温でのＤｖ／Ｄｔ耐量は５〜１０Ｖ／μＳと
異常に低い値であつた。尚、保持ｌ電流はいずれも１０
０ｐＡとなるようにした。以上に詳述したように、本発
明によるサイリスタは、その内部の導電型層に１つの導
電型層を付加するとにより充放電トランジスタを一体的
に包含する構成になつているので小型で且つ製造容易・
であり、また、充電用トランジスタの電流増幅率を所定
値に定めたことによりサイリスタ本来の保持電流値の増
大を抑制しうるなど優れた作用効果を奏するものであり
、誤点弧を防止し又はＤｖ／Ｄｔ耐量を向上するために
極めて有用なものであノる。

【図面の簡単な説明】

第１図は、従来の誤点弧防止回路を示す結線図、第２図
は、本発明による誤点弧防止回路の原理的構成を示す回
路図、第３ａ及び第３ｂ図は、本発明の一実施例による
サイリスタを示すそれぞれ上面図及び断面図、第４ａ及
び第４ｂ図は、本発明の他の実施例によるサイリスタを
示すそれぞれ上面図及ひ断面図である。符号の説明、１・・・・・・サイリスタ、２・・・・・
スイッチングトランジスタ、３・・・・・・ゲート並列
抵抗、４・・・・バイアス用ダイオード、５・・・・・
・電圧上昇検知用コンデンサ、６・・・・・・充放電ト
ランジスタ形成用Ｐ型層、１０・・・・アイソレーシヨ
ン領域、１１・・・・・・Ｎ型島状領域、１１ａ・・・
・Ｎ型ベース領域、１１ｂ・・・・・・充放電トランジ
スタ用Ｎ型領域、１２・・・・Ｐ型エミッタ領域、１３
・・・・・・Ｐ型ベース領域、１４・・・・・・Ｎ型エ
ミッタ領域、１５・・・・・・充放電トランジスタ用Ｐ
型領域、１６・・・・・・充放電トランジスタ用Ｎ＋型
領域。

Claims

【特許請求の範囲】１アノード−カソード間の急激な電圧上昇に応じて導
通するスイッチ素子によりゲートカソード間が短絡され
るサイリスタにおいて、アノード側エミッタ層に隣接す
るベース層に該ベース層とは反対導電型の半導体層を整
流接触させることにより、前記エミッタ層、前記ベース
層、及び前記半導体層を含む充電用トランジスタを形成
し、前記充電用トランジスタにより前記電圧上昇を検知
し、該充電用トランジスタの充電電荷を放電しうるよう
にしたことを特徴とするサイリスタ。２特許請求の範囲第１項記載のサイリスタにおいて、
前記充電用トランジスタの電流増幅率を０．０１以下に
規定したことを特徴とするサイリスタ。３特許請求の範囲第１項記載のサイリスタにおいて、
前記アノード側のエミッタ層及びベース層並びに前記カ
ソード側のエミッタ層及びベース層は、基板内に他の部
分から電気的に絶縁されて形成される島状半導体領域内
にラテラル構造に配設され、前記半導体層は、前アノー
ド側エミッタ層と前記カソード側ベース層との間隔より
大きな間隔で前記アノード側エミッタ層から離間して前
記島状領域内に形成されていることを特徴とするサイリ
スタ。４特許請求の範囲第１項記載のサイリスタにおいて、
前記アノード側のエミッタ層及びベース層並びに前記カ
ソード側のエミッタ層及びベース層は、基板内に他の部
分から電気的に絶縁されて形成された島状領域内にラテ
ラル構造に配設され、前記半導体層は前記カソード側エ
ミッタ層から所定距離隔てて前記島状領域内に形成され
、該半導体層と該アノード側エミッタ層との間の島状領
域表面部分には、表面部と同一導電型で且つそれより不
純物濃度が高い他の半導体層が形成されていることを特
徴とするサイリスタ。