JPS6059589A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS6059589A JPS6059589A JP58167841A JP16784183A JPS6059589A JP S6059589 A JPS6059589 A JP S6059589A JP 58167841 A JP58167841 A JP 58167841A JP 16784183 A JP16784183 A JP 16784183A JP S6059589 A JPS6059589 A JP S6059589A
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- Japan
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- column switch
- gaas
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
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- G—PHYSICS
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＧａＡｓシ、、トキーデート形電界効果トラ
ンジスタ（ＭＰＳＦＥＴ ）を用いて構成される半導体
メモリ装置に関する。
ンジスタ（ＭＰＳＦＥＴ ）を用いて構成される半導体
メモリ装置に関する。
ＧａＡ ｓ −ＭＥＳＦＥＴ ｋ用いた集積回路は、従
来のＳｌを用いたものに比べて高速動作が可能であるこ
とから注目を集めている。このＭＦＩ：８ＦＥＴを用い
た集積回路のひとつの応用分野は高速メモリ装置、特に
スタテイ、りＲＡＭである。スタティックＲＡＭのメモ
リセル構成法にはいくつかあるが、最も一般的なものは
、ノーマリオフ形ＭＥＳＦＥＴをスイッチングＦＥＴと
し、ノーマリオン形ＭＥｓＦＥＴを負荷としてフリップ
フロップを構成する６トランジスタ・セルである。その
−例を第１図に示す。Ｑ１＋Ｑｚがノーマリオフ形ＮＩ
ＥＳＦＥＴ％ Ｑｓ ＋ Ｑ４がノーマリオン形部５Ｆ
ＥＴであり、これらによシフリップフロ、ゾＦＦが構成
されている。このフリップフロップＦＦの二つのノード
Ｎｌ ＃ Ｎ、はそれぞれノーマリオフ形ＭＥＳＦＥＴ
−Ｑｓ 、Ｑａからなるトランスファｒ−）を介して
ピット線ＢＬ１ ａ ＢＬ２に接続されている。Ｑｍ
−Ｑｓのダートはワード線乳に接続されている。このよ
うなメモリセルをマトリクス配列することにより、スタ
ティックＲＡＭが構成される。
来のＳｌを用いたものに比べて高速動作が可能であるこ
とから注目を集めている。このＭＦＩ：８ＦＥＴを用い
た集積回路のひとつの応用分野は高速メモリ装置、特に
スタテイ、りＲＡＭである。スタティックＲＡＭのメモ
リセル構成法にはいくつかあるが、最も一般的なものは
、ノーマリオフ形ＭＥＳＦＥＴをスイッチングＦＥＴと
し、ノーマリオン形ＭＥｓＦＥＴを負荷としてフリップ
フロップを構成する６トランジスタ・セルである。その
−例を第１図に示す。Ｑ１＋Ｑｚがノーマリオフ形ＮＩ
ＥＳＦＥＴ％ Ｑｓ ＋ Ｑ４がノーマリオン形部５Ｆ
ＥＴであり、これらによシフリップフロ、ゾＦＦが構成
されている。このフリップフロップＦＦの二つのノード
Ｎｌ ＃ Ｎ、はそれぞれノーマリオフ形ＭＥＳＦＥＴ
−Ｑｓ 、Ｑａからなるトランスファｒ−）を介して
ピット線ＢＬ１ ａ ＢＬ２に接続されている。Ｑｍ
−Ｑｓのダートはワード線乳に接続されている。このよ
うなメモリセルをマトリクス配列することにより、スタ
ティックＲＡＭが構成される。
ワード線肌はワード線駆動回路鼎に接続されている。又
、ビット線ＢＬｔ ＊ ＢＬ２はノーマリオフ形ＭＥＳ
ＦＥＴ −Ｑｙ 、Ｑｓからなるカラムスイッチを介し
てセンス回路に接続されている。Ｑｔ ＋ Ｑａのダー
トは共通にカラムスイッチ駆動線ＣＬヲ介してカラムス
イッチ駆動回路ＣＤに接続されている。
、ビット線ＢＬｔ ＊ ＢＬ２はノーマリオフ形ＭＥＳ
ＦＥＴ −Ｑｙ 、Ｑｓからなるカラムスイッチを介し
てセンス回路に接続されている。Ｑｔ ＋ Ｑａのダー
トは共通にカラムスイッチ駆動線ＣＬヲ介してカラムス
イッチ駆動回路ＣＤに接続されている。
このような構成において、′°１”、′０＃の情報の読
出し、書込みのためのメモリセル選択は、ワード線肌と
カラムスイッチによシ行う。つ１シ、ワード線肌および
カラムスイッチ選択線ＣＬがＨレベルとなったメモリセ
ルが選択される。
出し、書込みのためのメモリセル選択は、ワード線肌と
カラムスイッチによシ行う。つ１シ、ワード線肌および
カラムスイッチ選択線ＣＬがＨレベルとなったメモリセ
ルが選択される。
第１図のように、トランスファダートおよびカラムスイ
ッチとしてノーマリオフ形ＧａＡｓ−ＭＥＳＦＥＴ ’
ｉ用いる場合、これらをオンにするにはデートに正のバ
イアスを印加することが必要である。そのために、ワー
ド線駆動回路鼎、カラムスイッチ駆動回路ＣＤは、例え
ば図示のように出力段を、ノーマリオフ形ＧａＡａ −
ＭＥＳＦＥＴ −Ｑｇ 。
ッチとしてノーマリオフ形ＧａＡｓ−ＭＥＳＦＥＴ ’
ｉ用いる場合、これらをオンにするにはデートに正のバ
イアスを印加することが必要である。そのために、ワー
ド線駆動回路鼎、カラムスイッチ駆動回路ＣＤは、例え
ば図示のように出力段を、ノーマリオフ形ＧａＡａ −
ＭＥＳＦＥＴ −Ｑｇ 。
ＱｘｘＴｈスイッチングＦＥＴとしノーマリオン形Ｇａ
Ａａ−ＭＥＳＦＥＴ−ＱＩＯ＋ Ｑ１２ ’ＦＣ負荷Ｆ
ＥＴとした帥インバータにより構成することが多い。
Ａａ−ＭＥＳＦＥＴ−ＱＩＯ＋ Ｑ１２ ’ＦＣ負荷Ｆ
ＥＴとした帥インバータにより構成することが多い。
以上のような一般的々メモリ回路構成において、電源電
圧ｖＤＤが大きくなった場合にひとつの問題が発生する
。ＶＤｎが約０．８ ［Ｖ、］以上であって、選択され
たワード線肌とカラムスイッチ選択線ＣＬの高レベル電
位が約Ｏ，Ｓ （Ｖ）以上になると、トランスフアク９
−ト用ＦＥＴ −Ｑｓ＋ Ｑｓおよびカラムスイッチ用
ＦＥＴ −Ｑｙ ｔ Ｑｓのデートからメモリセル内へ
電流が流れ込む。これは、各ＦＥＴのショットキーゲー
トが順バイアスされるからである。そしてこの電流流入
によってメモリセル内の各点の電位が変化する。
圧ｖＤＤが大きくなった場合にひとつの問題が発生する
。ＶＤｎが約０．８ ［Ｖ、］以上であって、選択され
たワード線肌とカラムスイッチ選択線ＣＬの高レベル電
位が約Ｏ，Ｓ （Ｖ）以上になると、トランスフアク９
−ト用ＦＥＴ −Ｑｓ＋ Ｑｓおよびカラムスイッチ用
ＦＥＴ −Ｑｙ ｔ Ｑｓのデートからメモリセル内へ
電流が流れ込む。これは、各ＦＥＴのショットキーゲー
トが順バイアスされるからである。そしてこの電流流入
によってメモリセル内の各点の電位が変化する。
具体的な数値例を挙げる。いま、ＭＥＳＦＥＴのダＱ２
で２０／１、Ｑｓ ｌＱ４で４／８ 、Ｑｓ ｍ Ｑ６
で１０／１、ＱｙｓＱ８で４０／１とする。電源電圧を
Ｖ。Ｄ−１〔ｖ〕としたとき、情報保持状態でフリップ
フロップＦＦの低レベル側、例えばノードＮｌの電位は
約０．１５〔ｖ〕、高レベル側のノードＮ２の電位１１
ＪＪ０．７〔ｖ〕である。読出しのためトランスファｒ
−）のＱｓ＋ＱｓおよびカラムスイッチのＱｔ −Ｑｓ
’？ｃオンにしたとき、この電源電圧ではダートから
の電流流入はなく、正常な読出しが行われる。即ち、選
択セルの低レベル側ノードＮ１につながるビット線ＢＬ
ｌの電位は約０．３ （Ｖ〕、反対側のビット線ＢＬ、
の電位は約０．７ ［Ｖ：］となシ、この電位差をセン
スすることができる。また、非選択セルでの情報破壊も
ない。ところが、電源電圧をｖＤＤ＝２〔ｖ〕にすると
、選択されたセルの低レベル側ノードＮ、に対して、ワ
ード線鼎からＱ５のｒ−）’ｉ介して電流流入があり、
同時にカラムスイッチ駆動線ＣＬからＱ７のゲート→ビ
ット線ＢＬＩ−＋Ｑ５を通して電流流入があるため、こ
の低レベル側のノードＮ１の電位が約０．５ 〔Ｖ：］
にまで上昇する。一方、高レベル側のノードＮ２の電位
は、電源電圧■ＤＤを高くしても％Ｑ１のダート・ソー
ス間の順方向電圧降下でクランプされるか５− ら約０．７ ［Ｖ］である。この結果、選択セルにつな
がるビット線ＢＬＩ ＋ ＢＬ２の電位は共に約０．７
〔ｖ〕程度となって、情報読出しはできなくなる。
で２０／１、Ｑｓ ｌＱ４で４／８ 、Ｑｓ ｍ Ｑ６
で１０／１、ＱｙｓＱ８で４０／１とする。電源電圧を
Ｖ。Ｄ−１〔ｖ〕としたとき、情報保持状態でフリップ
フロップＦＦの低レベル側、例えばノードＮｌの電位は
約０．１５〔ｖ〕、高レベル側のノードＮ２の電位１１
ＪＪ０．７〔ｖ〕である。読出しのためトランスファｒ
−）のＱｓ＋ＱｓおよびカラムスイッチのＱｔ −Ｑｓ
’？ｃオンにしたとき、この電源電圧ではダートから
の電流流入はなく、正常な読出しが行われる。即ち、選
択セルの低レベル側ノードＮ１につながるビット線ＢＬ
ｌの電位は約０．３ （Ｖ〕、反対側のビット線ＢＬ、
の電位は約０．７ ［Ｖ：］となシ、この電位差をセン
スすることができる。また、非選択セルでの情報破壊も
ない。ところが、電源電圧をｖＤＤ＝２〔ｖ〕にすると
、選択されたセルの低レベル側ノードＮ、に対して、ワ
ード線鼎からＱ５のｒ−）’ｉ介して電流流入があり、
同時にカラムスイッチ駆動線ＣＬからＱ７のゲート→ビ
ット線ＢＬＩ−＋Ｑ５を通して電流流入があるため、こ
の低レベル側のノードＮ１の電位が約０．５ 〔Ｖ：］
にまで上昇する。一方、高レベル側のノードＮ２の電位
は、電源電圧■ＤＤを高くしても％Ｑ１のダート・ソー
ス間の順方向電圧降下でクランプされるか５− ら約０．７ ［Ｖ］である。この結果、選択セルにつな
がるビット線ＢＬＩ ＋ ＢＬ２の電位は共に約０．７
〔ｖ〕程度となって、情報読出しはできなくなる。
才た同じワード線肌につながる他のメモリセルについて
も、カラムスイッチからの電流流入はないが、ワード線
肌から同様の電流流入によって、低レベル側電位が約０
．５ ［：Ｖ〕となり、高レベル側電位約０．７ （Ｖ
〕との電位差が小さくなるため、僅かの外乱によって情
報が破壊され易い。
も、カラムスイッチからの電流流入はないが、ワード線
肌から同様の電流流入によって、低レベル側電位が約０
．５ ［：Ｖ〕となり、高レベル側電位約０．７ （Ｖ
〕との電位差が小さくなるため、僅かの外乱によって情
報が破壊され易い。
本発明は、上述したＧａＡｓ −ＭＥＳＦＥＴを用いた
場合の特有の問題を解決した半導体メモリ装置を提供す
ることを目的とする。
場合の特有の問題を解決した半導体メモリ装置を提供す
ることを目的とする。
本発明は前述したよりなＧａＡｓ−ＭＥＳＦＥＴを用い
たメモリ装置において、ワード線およびカラムスイッチ
駆動線をそれぞれＧａＡｓショットギーダイオードを介
して接地したことを特徴としている。
たメモリ装置において、ワード線およびカラムスイッチ
駆動線をそれぞれＧａＡｓショットギーダイオードを介
して接地したことを特徴としている。
６−
〔発明の効果〕
本発明によれば、高い電源電圧を用いても、トランスフ
ァゲートおよびカラムスイッチとしてのＧａＡｓ −Ｍ
ＥＳＦＥＴのデート電位がＧａＡｓシＢ ッｌ’キーダ
イオードのショットキー障壁電位にクランプされるから
、従来のようなメモリセル内への無用な電流流入がなく
なシ、従って情報の破壊が防止され、また正常な読出し
動作が可能となる。
ァゲートおよびカラムスイッチとしてのＧａＡｓ −Ｍ
ＥＳＦＥＴのデート電位がＧａＡｓシＢ ッｌ’キーダ
イオードのショットキー障壁電位にクランプされるから
、従来のようなメモリセル内への無用な電流流入がなく
なシ、従って情報の破壊が防止され、また正常な読出し
動作が可能となる。
本発明の一実施例の構成を第２図に示す。第１図と対応
する部分には第１図と同じ符号を付して詳細な説明は省
く。第１図と異なる点は、ワード線肌をＧａＡｓショッ
トキーダイオードＳＤＩを介して接地し、カラムスイッ
チ駆動線ＣＬを同様にＧａＡ１ショットキーダイオード
５Ｄ１１’（ｌ：介して接地したことである。
する部分には第１図と同じ符号を付して詳細な説明は省
く。第１図と異なる点は、ワード線肌をＧａＡｓショッ
トキーダイオードＳＤＩを介して接地し、カラムスイッ
チ駆動線ＣＬを同様にＧａＡ１ショットキーダイオード
５Ｄ１１’（ｌ：介して接地したことである。
このような構成とすれば、電源電圧ｖＤＤとして例えば
２ ［Ｖ） ’（ｚ用いた場合にも、ワード線肌はショ
ットキーダイオードＳＤ、によシ約０．８〔Ｖ〕にクラ
ンプされ、トランスファタートのＦＥＴ −Ｑｓ ｅ
Ｑｅのデートから電流流入ば々い。同様にカラムスイッ
チ駆動線ＣＬの電位はショットキーダイオードＳＤ２に
よシ約０．８ ［Ｖ：］にクランプされ、カラムスイッ
チとしてのＦＥＴ −Ｑｙ ｒ Ｑａのデートからビッ
ト線ＢＬＩ ＃ ＢＬ２ ｋ介してメモリセル内に電流
が流入することはない。
２ ［Ｖ） ’（ｚ用いた場合にも、ワード線肌はショ
ットキーダイオードＳＤ、によシ約０．８〔Ｖ〕にクラ
ンプされ、トランスファタートのＦＥＴ −Ｑｓ ｅ
Ｑｅのデートから電流流入ば々い。同様にカラムスイッ
チ駆動線ＣＬの電位はショットキーダイオードＳＤ２に
よシ約０．８ ［Ｖ：］にクランプされ、カラムスイッ
チとしてのＦＥＴ −Ｑｙ ｒ Ｑａのデートからビッ
ト線ＢＬＩ ＃ ＢＬ２ ｋ介してメモリセル内に電流
が流入することはない。
具体的な数値例を説明する。各ＭＥＳＦＥＴのデート幅
（Ｗ）とデート長（Ｌ）の比は、Ｑｌｅ Ｑ２で２０／
１、Ｑ３ｓＱ４で４／８ 、Ｑｓ ＝ Ｑｓで１０／１
、Ｑｙ −Ｑｓで１０／１、に設定した。またショット
キーダイオードＳＤＩおよびＳＤ、は接合面積を５×５
〔μｍ２〕とした。
（Ｗ）とデート長（Ｌ）の比は、Ｑｌｅ Ｑ２で２０／
１、Ｑ３ｓＱ４で４／８ 、Ｑｓ ＝ Ｑｓで１０／１
、Ｑｙ −Ｑｓで１０／１、に設定した。またショット
キーダイオードＳＤＩおよびＳＤ、は接合面積を５×５
〔μｍ２〕とした。
電源電圧をｖＤＤ＝２〔ｖ〕としたとき、選択セルノ低
レベル側ノード例えばＮ１の電位は約０．２〔Ｖ〕、こ
れにつながるビット線ＢＬ！の電位は約０、３５ （Ｖ
’３であり、高レベル側ノードＮ２およびこれにつなが
るビット線ＢＬ、の電位は共に０．７〔Ｖ〕であり、通
常のセンス回路で十分センス可能であった。また、選択
されたワード線肌につながる他のメモリセルについても
、低レベル側のノード電位は約０．２ ［Ｖ：］に保た
れ、配憶保持特性は十分であった。
レベル側ノード例えばＮ１の電位は約０．２〔Ｖ〕、こ
れにつながるビット線ＢＬ！の電位は約０、３５ （Ｖ
’３であり、高レベル側ノードＮ２およびこれにつなが
るビット線ＢＬ、の電位は共に０．７〔Ｖ〕であり、通
常のセンス回路で十分センス可能であった。また、選択
されたワード線肌につながる他のメモリセルについても
、低レベル側のノード電位は約０．２ ［Ｖ：］に保た
れ、配憶保持特性は十分であった。
第１図はＧａＡＩＩ −ＭＥＳＦＦｉＴを用いた従来の
スタテイ、りＲＡＭの構成を示す図、第２図は本発明の
一実施例のスタテイ、りＲＡＭの構成を示す図である。 Ｑｌ、Ｑ２・・・ノーマリオフ形ＧａＡｓ −ＭＥＳＦ
ＥＴ （スイ、チングＦＥＴ） 、Ｑｓ ｅ Ｑ４−ノ
ーマリオン形ＧａＡｓ−耶５ＦＥＴ （負荷ＦＥＴ ）
、ＦＦ’・・・フリップフロップ、Ｑｓ、Ｑｅ・・・
ノーマリオフ形ＧａＡａ−■５ＦＥＴ（）ランスファダ
ート）、Ｑｙ＊Ｑｓ・・・ノーマリオフ形ＧａＡｓ−Ｍ
ＥＳＦＥＴ （カラムスイッチ） 、ＢＬｔ ＋ ＢＬ
２ ”・ヒｙ） 線、ＷＬ−・・ワード線、ＶＩＩＤ・
・・ワード線駆動回、路、ＣＤ・・・カラムスイッチ駆
動回路、ＳＤＩ 、 ＳＤ２・・・ＧａＡｓショットキ
ーダイオード。 出願人代理人 弁理士 鈴 江 武 彦９− 手続補正書 昭和 ５旧１’Ｉ４＋１片５１：１ 特許庁長官 若 杉 和 夫 殿 １、事件の表示 特願昭５８−１６７８４１号 ２、発明の名称 半導体メモリ装置 ３、補正をする者 事件との関係 特許出願人 （３（’１７） 東京芝浦電気株式会社４、代理人 ６ 補正の対象 明細書 ７、補正の内容 （１）特許請求の範囲を別紙のとおり訂正する。 （２） 明細書第６頁第１７行の「駆動線をそれぞれ」
を［駆動線のうち少くとも一方を４と訂正する。 （３） 同第９頁第２行の「十分であった。−１の次に
下記の文を加入する。 「なお、ワード線ＷＬに設けるショットキーダイオード
ＳＤ１の位置は、ワード線駆動回路ＷＤの出力端に近い
方が好ましい。何故なら、集積ビット数が大きくなりワ
ード線ＷＬが長くなると、その抵抗に゛よる電圧降下が
無視できなくなｐ 例えばワード線駆動回路ＷＤから遠
い方の端部にショットキーダイオードＳＤ、を設けた場
合には、ワード線駆動回路ＷＤの出力端に近い部分で十
分に補償がなされなくなるからである。 また実施例では、ワード線ＷＬとカラムスイッチ駆動線
ＣＬの奴方にショットキーダイオードを設けたが、いず
れか一方にのみ設けることによっても一定の効果が得ら
れる。」２、特許請求の範囲 ノーマリオフ型ＧａＡｓ−ＭＢＳＦＥＴをスイッチング
ＦＢＴとしたフリップフロップと、このフリラグフロッ
グのノードをビット線に接続するノーマリオフ型ＧａＡ
ｓ−ＭＥＳＦＥＴからなるトランスファゲートとからな
るメモリセルをマトリクス配列し、前記ビット線をノー
マリオフ型ＧａＡｓ −ＭＥＳＦＦ）Ｔから力るカラム
スイッチを介してセンス回路に接続して構成される半導
体メモリ装置において、前記トランスファゲートを制御
するワード線およびカラムスイッチを制御するカラムス
イッチ駆動線のうち少くとも一方をＧａＡｓ ショット
キーダイオードを介して接地したことを％徴とする半導
体メモリ装置。
スタテイ、りＲＡＭの構成を示す図、第２図は本発明の
一実施例のスタテイ、りＲＡＭの構成を示す図である。 Ｑｌ、Ｑ２・・・ノーマリオフ形ＧａＡｓ −ＭＥＳＦ
ＥＴ （スイ、チングＦＥＴ） 、Ｑｓ ｅ Ｑ４−ノ
ーマリオン形ＧａＡｓ−耶５ＦＥＴ （負荷ＦＥＴ ）
、ＦＦ’・・・フリップフロップ、Ｑｓ、Ｑｅ・・・
ノーマリオフ形ＧａＡａ−■５ＦＥＴ（）ランスファダ
ート）、Ｑｙ＊Ｑｓ・・・ノーマリオフ形ＧａＡｓ−Ｍ
ＥＳＦＥＴ （カラムスイッチ） 、ＢＬｔ ＋ ＢＬ
２ ”・ヒｙ） 線、ＷＬ−・・ワード線、ＶＩＩＤ・
・・ワード線駆動回、路、ＣＤ・・・カラムスイッチ駆
動回路、ＳＤＩ 、 ＳＤ２・・・ＧａＡｓショットキ
ーダイオード。 出願人代理人 弁理士 鈴 江 武 彦９− 手続補正書 昭和 ５旧１’Ｉ４＋１片５１：１ 特許庁長官 若 杉 和 夫 殿 １、事件の表示 特願昭５８−１６７８４１号 ２、発明の名称 半導体メモリ装置 ３、補正をする者 事件との関係 特許出願人 （３（’１７） 東京芝浦電気株式会社４、代理人 ６ 補正の対象 明細書 ７、補正の内容 （１）特許請求の範囲を別紙のとおり訂正する。 （２） 明細書第６頁第１７行の「駆動線をそれぞれ」
を［駆動線のうち少くとも一方を４と訂正する。 （３） 同第９頁第２行の「十分であった。−１の次に
下記の文を加入する。 「なお、ワード線ＷＬに設けるショットキーダイオード
ＳＤ１の位置は、ワード線駆動回路ＷＤの出力端に近い
方が好ましい。何故なら、集積ビット数が大きくなりワ
ード線ＷＬが長くなると、その抵抗に゛よる電圧降下が
無視できなくなｐ 例えばワード線駆動回路ＷＤから遠
い方の端部にショットキーダイオードＳＤ、を設けた場
合には、ワード線駆動回路ＷＤの出力端に近い部分で十
分に補償がなされなくなるからである。 また実施例では、ワード線ＷＬとカラムスイッチ駆動線
ＣＬの奴方にショットキーダイオードを設けたが、いず
れか一方にのみ設けることによっても一定の効果が得ら
れる。」２、特許請求の範囲 ノーマリオフ型ＧａＡｓ−ＭＢＳＦＥＴをスイッチング
ＦＢＴとしたフリップフロップと、このフリラグフロッ
グのノードをビット線に接続するノーマリオフ型ＧａＡ
ｓ−ＭＥＳＦＥＴからなるトランスファゲートとからな
るメモリセルをマトリクス配列し、前記ビット線をノー
マリオフ型ＧａＡｓ −ＭＥＳＦＦ）Ｔから力るカラム
スイッチを介してセンス回路に接続して構成される半導
体メモリ装置において、前記トランスファゲートを制御
するワード線およびカラムスイッチを制御するカラムス
イッチ駆動線のうち少くとも一方をＧａＡｓ ショット
キーダイオードを介して接地したことを％徴とする半導
体メモリ装置。
Claims (1)
- ノーマリオフ形ＧａＡａ −ＭＥＳＦＥＴ ｆｒ−スイ
ッチングＦＥＴとしたフリップフロップと、このフリッ
プフロップのノードをビット線に接続するノーマリオフ
形ＧａＡｓＦＥＴからなるトランスファダートとからな
るメモリセルをマトリクス配列し、前記ビット線をノー
マリオフ形ＧａＡｓ−ＭＥＳＦＥ實為らなるカラムスイ
ッチを介してセンス回路に接続して構成される半導体メ
モリ装置において、前記トランスファｒ−）を制御する
ワード線およびカラムスイッチを制御するカラムスイッ
チ駆動線をそれぞれＧａＡｓ’７ｍットキーダイオード
を介して接地したことを特徴とする半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58167841A JPS6059589A (ja) | 1983-09-12 | 1983-09-12 | 半導体メモリ装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58167841A JPS6059589A (ja) | 1983-09-12 | 1983-09-12 | 半導体メモリ装置 |
Publications (1)
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|---|---|
| JPS6059589A true JPS6059589A (ja) | 1985-04-05 |
Family
ID=15857069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58167841A Pending JPS6059589A (ja) | 1983-09-12 | 1983-09-12 | 半導体メモリ装置 |
Country Status (3)
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|---|---|
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| JP (1) | JPS6059589A (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004538596A (ja) * | 2001-08-08 | 2004-12-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ダイオード付きバッファを有するランダムアクセスメモリデバイス |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4901279A (en) * | 1988-06-20 | 1990-02-13 | International Business Machines Corporation | MESFET sram with power saving current-limiting transistors |
| USD883048S1 (en) | 2017-12-12 | 2020-05-05 | Rain Bird Corporation | Emitter part |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125290A (ja) * | 1982-01-20 | 1983-07-26 | Hitachi Ltd | 半導体記憶装置 |
-
1983
- 1983-09-12 JP JP58167841A patent/JPS6059589A/ja active Pending
-
1984
- 1984-08-30 EP EP84305917A patent/EP0136106B1/en not_active Expired
- 1984-08-30 DE DE8484305917T patent/DE3483408D1/de not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125290A (ja) * | 1982-01-20 | 1983-07-26 | Hitachi Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004538596A (ja) * | 2001-08-08 | 2004-12-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ダイオード付きバッファを有するランダムアクセスメモリデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3483408D1 (de) | 1990-11-22 |
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| EP0136106A3 (en) | 1986-02-19 |
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