JPS6059679B2 - 作業用記憶領域内の欠陥場所を見付ける方法と装置 - Google Patents

Description

【発明の詳細な説明】 発明の分野 この発明は一般にデータ処理装置に組込まれた作業用記
憶領域の構成、動作及び保守に関し、特にかかる記憶領
域内の欠陥を見付けるための方法と装置に関するもので
ある。

従来技術 作業用記憶領域すなわち希望に従つてデータを書込みま
たは読出しできる記憶装置はデータ処理装置の主要部分
を構成し、そしてその処理装置の容量のみでなく、速度
及び信頼性を決定する。

現在はこれらの記憶領域は一般にマトリクス配列の交点
に配列された磁気トロイド型コアからなり、アドレス回
路、及びデータ書込み及び読出し回路に接続される。各
コアは情報の１ビットのみを記憶できるので記憶領域の
容量は吟置に含まれるコアの数に直接に比例する。従つ
で大容量の記憶装置は必然的に多数のコアと回路とを必
要とし、その結果製作が困難で高価につき、更に装置全
体の大きさを減少し動作速度を高めるためコアはできる
だけ小さく作られるので困難は増加した。磁気トロイド
コア記憶領域のこのような欠点に打勝つため、注意深く
に動作する部材、例えばトランジスタを使用することが
提案された。しかしこの方法は全体の大きさの減少、速
度の増加に余り役立たないで配線を極めて複雑にし、大
きな電力を必要としたので、集積回路特にモノリシック
集積回路の使用に極めて急速に取つて変わられた。モノ
リシック集積回路は極めて多数の動作素子、従つて記憶
場所や内部ルーチン及び動作回路をチップ上に備え、外
部接続の数を大いに減少することができる。例えば現在
使用されている集積回路は１０２４の記憶場所を有し、
数ミリメータ４角形のシリコンチップを長さ２ｃＴｆｔ
より大きくない平らな箱に入れられているが、外部接続
は２０より少なく、極めて小型であるために動作は極め
て早、く、いかなる記憶場所にもマイクロ秒以下の時間
でアクセスすることができ、更に接続数の少ないことは
多数の場所にアクセスすることができ、数個の同じ集積
回路を印刷回路板上に比較的簡単な配置で取付けること
によつて大容量の記憶領域を１容易に製作することがで
きる。この解決方法は特に欠陥集積回路を容易に交換す
ることを許す。大きな集積回路の内部の複雑さと、その
製作の困難さから、ＭＯＳ型（酸化金属シリコン）のよ
うな大型集積回路は、このような回路を組込んで−いる
作業用記憶領域の動作に悪影響を与える欠陥が生じ易い
。従つて欠陥のある記憶領域の位置を容易に見付け、欠
陥のある集積回路を見付けて取替える技術を提供するこ
とが重要である。発明の目的 この発明の目的は例えばＭＯＳ型集積回路のような数個
の同じ交換可能な部材で構成された作業記憶領域内で欠
陥場所を見付ける方法と装置に関するもので、集積回路
部材は数個のアドレス指定可能な場所を有し、各場所は
少なくともデータの１ビットを記憶できるものとする。

従来から知られており使用されている装置では記憶装置
部材はマトリクスの形に配置され、同じ列の部材は同じ
ブロックに、同じ行の部材は同じデータビットまたはデ
ータビットの群に相当し、その結果として記憶装置は全
部材の同じアドレス場所に同時にアドレス指定すること
ができる装置と、同じブロックの部材を同時に動作させ
る回路と、各行の部材の同じビットに相応する記憶場所
にそれぞれ接続された並列のデータ入力及び出力回線と
、有効化されたブロックの部材の指定されたアドレスに
語の書込みまたは読取りを選択的に行なう装置とを備え
ている。発明の要約 説明したような作業用記憶領域内の欠陥を見出すのに用
いることができるこの発明による方法は、少なくとも一
つのデータビットを記憶することができる選択的にアド
レス指定可能ないくつかの記憶セルを有する複数個の同
一の部材から成る作業用記憶領域を含み、前記部材はマ
トリクスアレイに配列されて、マトリクスの各列はブロ
ックを構成し、各ブロックの部材内の前記いくつかの記
憶セルにはこれら部材間の対応の記憶セルで同じアドレ
スが付され、同じアドレスの記憶セル群にはデータ語を
記憶でき、マトリクスの各行は前記データ語の少なくと
も一つの特定のビット位置に対応し、前記作業用記憶領
域はさらに、前記いずれか一つのブロックの所定のいず
れかのアドレスに一つのデータ語を選択的に書込みまた
は読取るよう動作する回路手段を設けられたデータ処理
装置において、試験時、データ語の各ビット位置で双方
の論理状態がとられるように、各々がデータ語と同数の
ビットを有する少なくとも三つの試験語のシーケンスを
決定する準備段階と、次の各ステップ、 （イ）前記ブロックの最初の１つの相続くアドレスに、
そのすべてのアドレスが満たされるまで前記試験語のシ
ーケンスを繰返し書込み、次に前記最初のブロックの各
アドレスの内容を連続的に読取り、そしてその内容を、
前記アドレスに先に書込まれたその試験語と比較し、そ
のいずれかの対応ビットが異つているならばその異つて
いるビットの位置を決定し、関連の欠陥部材の行を記録
する第１ステップ、（ロ）前記最初のブロックに対して
、前記少なくとも三つの試験語のシーケンスを一つずら
して前記第１ステップを行い、これをシーケンスが最初
のものに戻るまで繰返し、それにより前記最初のブロッ
クにおける欠陥部材の行を記録し、そしてさらに関連の
列をも一緒に記録する第２ステップ、（ハ）その後、前
記作業用記憶領域の各ブロックごとに前記第１および第
２ステップを繰返して欠陥部材ことに表を作成し、各欠
陥部材はそれの属する行と列によつて識別される第３ス
テップ、から成る動作段階とを含んだことを特徴とする
。

ノ この発明はまた前述の方法を実施する装置にも関す
るもので、少なくとも一つのデータビットを記憶するこ
とができる選択的にアドレス指定可能ないくつかの記憶
セルを有する複数個の同一の部材からなる作業用記憶領
域を含み、前記部材はマトリクスアレイに配列されて、
マトリクスの各列はブロックを構成し、各ブロックの部
材内の前記いくつかの記憶セルにはこれら部材間の対応
の記憶セルで同じアドレスが付され同じアドレスの記憶
セル群にはデータ語を記憶でき、マトリクスの各行は前
記データ語の少なくとも一つの特定のビット位置に対応
し、前記作業用記憶領域はさらに、前記マトリクスアレ
イの前記すべての部材に接続され、その決定されたアド
レスを付勢するアドレス指定回路と、同じ列に属する前
記すべての部材にそれぞれ接続され、対応のブロックを
付勢する有効化回線と、同じ行に属する前記すべての部
材にそれぞれ接続され、関連のビット位置において書込
み及び読取りを行うデータ入力及び出力回線と、前記す
べての部材に接続されて、付勢されたブロックの付勢さ
れたアドレスにおいてデータ語の選択的な書込みまたは
読取りを制御する書込み読取り選択回線とを設けられた
データ処理装置において、試験時、データ語の各ビット
位置で双方の論理状態がとられるように、各々がデータ
語と同数のビットを有する少なくとも三つの試験語のシ
ーケンスを含んだ補助記憶領域と、この補助記憶領域に
関連し、いずれかの特定の試験語から前記シーケンスを
循環的に読取る補助手段であつて、前記作業用記憶領域
の回線内の前記データに接続されるものと、前記作業用
記憶領域の前記データ出力回線及び前記補助手段にそれ
ぞれ接続される２組の入力を有する比較手段であつて、
前記作業用記憶領域の．決められたアドレスにおいて読
出された内容の各ビットを、このアドレスに前もつて書
込まれたその試験語の相応ビットと比較し、異つたビッ
トの位置を識別する出力信号を出力するよう動作するも
のと、前記比較手段に結合され、前記出力信号を受信し
て前記作業用記憶領域の関連欠陥部材の行を記録する行
記録手段と、この行記録手段によつて動作されるゲート
手段を通して前記作業用記憶領域の前記ブロック有効一
化回線に結合され、前記欠陥部材の列を記録する列記録
手段と、前記行及び列記録手段に結合され、前記作業用
記憶領域の欠陥部材の表を作る位置確認手段と、前記作
業用記憶領域のすべてのブロックのすべてのアドレスが
前記補助記憶領域のすべての試験でもって連続的に試験
されるように、前記作業用記憶領域、前記補助記憶領域
、及び前記補助手段の動作を制御する制御手段と、を備
えたことを特徴とする。

このようにしてこの発明は簡単な繰返し方法によつて、
また問題の作業用記憶領域に容易に組入れることができ
る装置を使用してその記憶領域の）すべての可能な欠陥
を、その部材及び／またはその接続回線てあるとを問わ
ずその位置を見出すことができる。

前記の方法の終りにこの発明の装置はすべての欠陥部材
及び回線の表を行と列に作り、それらの分布を識別し、
すなわちもしアドレス指定または書込み命令回線に関す
る場合はマトリックスのすべての部材によつて、もし有
効化回線に関するときは同一列の部材を、もし相応する
入力または出力回線に関する場合は同じ行内のすべての
部材の表を作ることができる。

実施例 この発明の他の特徴及び利点は添付図面についての次の
説明から明らかにされる。

第１図には作業用記憶領域Ｍ■と、この領域中の欠陥を
結局は見付ける欠陥ベクトルＦ■と呼ばれる関連の装置
とが示される。

作業用記憶領域は印刷回路板または薄いか厚いフィルム
モジュールのような配線支持部材Ｃ。

上に取付けられている。記憶領域は多数の同様の部材Ｃ
ｌｌ・・ ・・・・Ｃｍｎを有し、各部材は大規模集
積回路チップで構成され、そのチップは裸すなわち覆い
がされずに配線支持部材Ｃ。に取付けられるか、または
配線支持部材に結合されている保護兼端子箱内に入れら
れるかされ、何れの場合も各個の部材は取替えることが
できる。第１図に示されるようにこれらの部利Ｃｌ，・
・ ・・・・Ｃ．．ｎは行と列によつて形成されたマ
トリックス配列で配線支持部材Ｃ。上に並べられ、各部
材に付けられている二つの指標はそれぞれその部材が属
する列（１・・ ・・ｍ）と行（１・・ ・・ｎ）
とを示している。良く知られた理由で各部材Ｃｌｌ・・
・・・・Ｃ．ｎｎは大規模集積回路、好ましくはＭ
ＯＳ（酸化金属シリコン）で作られるのがよく、これら
部材の各々は数個のアドレスＡ１・・・ ・・・・Ａｐ
を有し、それらアドレスの各々は１データビットを記憶
することができる少なくとも一つの記憶セルに相応する
。説明を容易にするために各部材にｐ＝２Ｘのアドレス
（例えば１０２４）を有し、各アドレスは一つの記憶セ
ルに相応するものとすま従つて各部材はＸ個のアドレス
指定入力と、一つのデータ入力と、一つのデータ出力と
、更に供給有効禁止及び読取り／書込み選択のための普
通の接続とを有している。これらの状態下に部材Ｃｌｌ
・・ ・・・・Ｃ．．ｎのいずれか一つの与えられた
記憶場所へのアクセスは、ｘ本の導線を有するアドレス
指定線束Ａによつて達成されることができ、それら導線
の各々は、各部材の同じランクのアドレス指定入力にそ
れぞれ接続されている。

このアクセスはしかしながら、同じ列の部材の指定され
たアドレスで、その有効化入力が有効化線束Ｂ（７）ｍ
本の導線の一つに接続されたものに対してのみ有効であ
る。これは同じ列の部材は一つのブロックを構成し、各
ブロックのｐ個のアドレスのそれぞれはｎ個の位置を有
しｎビットの語を書込みまたは読出すことができ、ｎビ
ットはそれぞれｎ本の導線を有するデータ入力及び出力
線束Ｄによつて並列にそれぞれロードされるか、または
読取られる。書込み／読取り選択は各部材Ｃｌｌ・・
・・・・Ｃ．．ｎの相応する入力に接続された書込み
有効化導線Ｅによつて行なわれる。説明した作業用記憶
領域Ｍｖの動作は次の通りである。

域るブロックＢｋの域る与えられたアドレスＡｊへのア
クセスは一方ではアドレス指定線束Ａ（７）ｘの導線を
、前記アドレスに相応する組合せのそれぞれの論理状態
に置くことによつて得られ、他方では前記ブロックに相
応する線束Ｂの有効化導線を付勢することによつて得ら
れる。従つてもし語を作業用記憶領域Ｍｖの選ばれたア
ドレスの中に書込まなければならないと、書込み有効化
回線もしくは導線Ｅが付勢され、書込まれるべき語のｎ
ビットは入力データ線束Ｄ（７）ｎ本の導線によつて指
定されたアドレスの相応する場所に並列に−ロードされ
る。逆に選ばれたアドレス内に最初にロードされた語を
読取るためにはその有効化回線は静止状態にされたまま
で、読取られるべきその語のｎ個のビットはデータ出力
線束ＤＯ）ｎ本の導線によつて並列に引出される。もち
ろんこれらの動作はアドレス指定線束Ａと、有効化線束
Ｂと、書込み選択（すなわち書込み有効化回線）回線Ｅ
とに接続された制御装置（図示せず）の制御のもとに実
行される。データ入力／出力線束Ｄは外部レジスタ（図
示せず）に接続される。欠陥を見付ける装置、すなわち
作業用記憶領域廁と組合つた欠陥ベクトルＦ■を説明す
る前に、作業用記憶領域ＭＶ内に生じ得る欠陥または故
障を分析しそれらの位置を見付けるのを可能とする方法
を定めておくことが好ましい。

欠陥のある記憶セルまたは回路は永久的に論理状態０か
１のいずれかに留まるか、または例えば本物ではい結合
のため、もう一方の変数に拘束される。

記憶領域の動作の間に、同じ部材が属する列に相応する
ブロックＢｋが動作されるとき、欠陥部材の属する行に
相応するデータ回路Ｄ１内で部材の何等かの内部欠陥ま
たはその部材のみに影響を与える何等かの欠陥（例えば
端子の一方の断線）が異常をもたらす。欠陥の性質によ
つてはこれらの異常はデータがアドレスＡｊの一つから
、またはいくつかから、または全てから読出された時生
ずる。同様にもし各部材がそのアドレスの各々において
一つのみでなく数個（ｙ）の記憶セルを有しているなら
ば、異常はそのｙ行の対応ビットのいくつかの一つに現
われ得る。しかしながら、これらはこの発明の装置には
重要でなく、取替えねばならぬ欠陥部材の属するマトリ
ックスのｊ行と列とを決めれば充分である。もし記憶セ
ルの数または部材内の欠陥回路の数が重要でないならば
、他方ではこれらの記憶セルの各々が正しく記憶し、二
値の論理状態に対しデータビットを正しく戻すかをチェ
ックすることが重要である。この・二重チェックの必要
性は次に説明する結果を有する。個々の部材の欠陥の外
に、作業用記憶領域席は部材マトリックスの内部または
外部の配線欠陥を表示することができるが、これら全部
の操作中ノにいくつかの部材に影響を与える異常を生じ
、異常がすべてのブロックの特定の一つのビットに影響
を与えるとき、欠陥は相応するデータ列Ｄ１・・・・・
・・・Ｄｎに関係し、逆に異常が唯一つのブロックの全
ビットに影響するならば、欠陥はそのプロツクの有効化
列八・・ ・・・・Ｂ．Ｔｈに関連し、最後にすべて
のブロックのすべてのビットに影響を与える異常はアド
レス指定線束または配線用有効化回線に関連する欠陥を
生ずる。

既に説明したように作業用記憶領域廁の欠陥を満足に見
付けるためには各記憶セルを論理状態０と１との両方に
対してチェックしなければならない。

この発明によるとそのチェックを行なうには記憶領域の
各アドレスにいくつかの試験語を相次いで書込み、それ
ら試験語の各一つが記憶語と同数のビットを有し、かつ
それら試験語間で論理状態０と１が、全試験語が書込ま
れたとき各ビットは少なくとも１回各論理状態となるよ
うに分配されている。いずれか一つの試験語が特定のア
ドレスに書込まれた後に、そのアドレスの内容が読取ら
れ、ビット毎に初めの試験語と比較される。書込まれた
ビットと読出されたビットとの間の相違が検出されれば
それは相応する記憶セルの欠陥を示し、この操作が各試
験語ごとに繰返えされると問題のアドレスの全記憶セル
が両輪理状態に対してチェックされ、従つてそのアドレ
スの全部の欠陥セルが見出されることが確実である。こ
の方法を行うには二つの問題が生ずる。

すなわち一方では前述の必須基準を満足する試験語の組
を決めることであり、他方では次に詳細に説明するよう
な手段で欠陥アドレスを検知し位置を見出す方法を決め
ることである。この発明によるとこれら二つの問題は一
方では前述の基準を満足するため特定の順序に置かれた
試験語のシーケンスを使用することにより、他方では必
要回数繰返さ．れるシーケンスを同じブロックの相続く
アドレス内に書込み、初めの順序に戻るまでシーケンス
内の試験語の周期的順列でもつて同じブロックのための
動作を再び開始し、そして最後に記憶領域の各ブロック
ごとにこの過程の全体を再現するよう．にしたことから
実質的に成る試験方法を使用することにより共同的に解
決される。全アドレスにおける試験語の各書込みの後に
、それらアドレスの各々の内容を読取つて相応する試験
語と比較する。試験語のフォーマットは記憶語のフォー
マットに相応する。

第２図に示した場合、作業用記憶領域ＭＶで処理された
データ語ＭＤが各々パリテイビットと共に２バイトすな
わち全部で１８ビットを有しており、試験語ＭＴもまた
１８ビットを有している。これらの各ビットが少なくと
も１回各論理状態をとるためにはいかなる試験語であつ
てもその補足語を使用すれば充分であるように見えるが
、偶数個のビットを有する語の反転はそのパリテイビッ
トを変えないので三つの試験語ＭＴｌ，ＭＴ２，ＭＴ３
が事実必要である。上の条件を満足させなければならな
いという以外にはこれらの試験語はいくつかの構造をも
つことができ、いかな″る順序に配列されてもよいが、
それらの構造及びシーケンスは、それらが相続くアドレ
ス内に書込まれた後に第２図の表の三つの試験語ＭＴｌ
，ＭＴ２，ＭＴ３のシーケンスＳがこれらの種々の状態
を満足するように選ばれる。上に説明した理由から少な
くとも三つはある試験語の数はアドレス指定の誤りを検
知することができるように更にもう一つの条件を満足し
なければならない。

欠陥がアドレス指定回線に影響を与える場合、実際に到
達されるこれらのアドレスは、２の翠数に等しい値、す
なわち相応するアドレス位置の“゜重み゛に等しい値で
書込まれたアドレスと異つている。従つて何等かの２の
罵数（もちろんアドレスの総数より小さい）によつて互
いに離れたアドレス内に異つた試験語を書込む必要があ
る。試験されるブロック内の相続くアドレス内に試験語
を周期的（シーケンスの繰返し）に書込むために、かつ
これら試験語の次の円形順列を考慮するために、もしシ
ーケンスの試験語の数がアドレスの全数より小さいすべ
ての２の翠数と異つているならば、最後に述べた条件は
満足される。このことはまたこれらの理由からもシーケ
ンスは少なくとも三つの試験語を有していなくてはなら
ないことを意味する。最後に試験されているブロック以
外のすべてのブロックに属する記憶データ場所の回路に
干渉するのを避けるため、これら全部のブロックの全部
のアドレスに、静止のときのデータ回路の論理状態の組
合せに相応する中立語ＭＴＯ、すなわち第２図に示した
例のＯ状態にある１８ビットをロードするのがよい。

この発明による試験方法を簡単に説明したので、その方
法を実施する欠陥場所を見付ける装置、すなわち第１図
に示した゜゜欠陥ベクトル゛の一実施例について説明す
る。

この欠陥場所を見付ける装置は実質的に一つの補助記憶
領域を有し、この補助記憶領域は長所的には試験語シー
ケンスＭＴｌ・・・ ・・ＭＴｓを保持する永久記憶
領域ＭＰで作られる。

ゲートを含む関連の回路Ｐ１と、シフト兼バッファレジ
スタ（図．示せず）とは、いずれかの所定のランク及び
それらのデイスパツチヤからこれら試験語を周期的に読
み、それらを一方では作業用記憶領域ＭＶのデータ入力
回路Ｄに送りその領域に書込み、他方では比較オペレー
タφの入力の組の一つに送る。オ，ペレータφへの他の
入力の組は作業用記憶領域ＩＷのデータ出力回線Ｄに接
続されている。このオペレータφは、作業用記憶領域Ｍ
Ｖの特定のアドレス内に前もつて書込まれた各試験語を
、同じ記憶領域のアドレスにおいてその後に読取られた
語とビット毎に比較することを確実にする。オペレータ
φは試験語と同数のビットを有した出力信号を発生し、
これらビットのすべては正常時には正常な論理状態に保
持される。しかしながら、もし永久記憶領域ＭＰにおい
て読取られる１語のう−ちの１ビットが、作業用記憶領
域において前もつて書込まれ次に読取られる同じ語の対
応ビットと異なつているならば、比較オペレータφの出
力信号における同じランクのビットが正常状態とは反対
の状態に切換えられる。この出力信号はレジスタＮの入
力に与えられ、このレジスタＮの状態が異つた合わない
ビットのランクを従つて部材の対応する行のランクを識
別する。この出力信号はまたゲート回路Ｐ２を動作させ
る多重０Ｒゲートにも与えられ、回路Ｐ２のそれぞれは
有効化線束Ｂの各々すなわち列導伸Ｂ１・・・ ・・・
・Ｂｎ．の各々をレジスタＭの対応する位置に接続する
のを制御する。従つてレジスタＭの状態はオペレータφ
によつて欠陥と認められた部材を含むブロックすなわち
列を識別する。レジスタＭとＮは試験中に欠陥があるこ
とが見出された部材の表を適宜に作る欠陥場所見出し回
路Ｌ（例えば順次プリンタを含む）に接続される。前記
記憶領域、それと関連の装置、および試験方法を実施す
るための回路は、この目的のためにプログラム化された
データ処理装置の制御ユニットによるか、または特別の
トリガまたは可能化信号Ｆによつて動作される特別の例
えばマイクロプログラム化された命令発生器Ｇによるか
のいずれかによつて動作される。クロック信号Ｈの制御
下に前記制御ユニットまたは発生器Ｇは、作業用記憶領
域ＭＶの各ブロックの相続くアドレスに順次にアクセス
するために、そして永久補助記憶領域■内の試験語を周
期的に読取るために、また作業用記憶領域ＭＶの書込み
または読取り動作を選択するために、そしてさらにはゲ
ート回路Ｐ１、永久記憶領域と関連した他の装置、比較
オペレータφ、レジスタＭ＜１５Ｎ１ゲート回路Ｐ２、
及び欠陥場所見出し回路Ｌを動作させるために、必要な
すべての命令を供給する。以上の動作のために必要な命
令の組は第３図のフローチャートに関する以下の説明か
ら明白となるであろう。

第３図のフローチャートには、作業用記憶領域界と欠陥
場所を見付ける装置Ｆ■との組合せ動作が示されている
。

そのフローチャートでは試験語はＭＴｉで示され、ｉは
１からｓの間で変化し、ｓはシーケンス内の語の総数で
ある。Ａｊは、部材のｍ列のいずれか一つに対応するブ
ロックＢｋのアドレスＡ１・・・ ・・・・Ａｐのいず
れかを示し、Ｄ１は部材のｎ行のいずれか一つに対応す
る一つのデータビットまたは一群のデータビットを示す
。図示したように試験操作の開始にあつて、Ｉｌｊ，．
ｋは初期値１。＝１、押＝１、ＫＯ＝１を有するものと
する。これらの条件のもとにフローチャートを見ると、
最初の予備ステップの間、永久記憶領域ＭＰにおいて読
取られた試験語ＭＴｌは同時に作業用記憶領域Ｍ■の最
初のブロックＢ１の最初のアドレス内に書込まれる。指
標１（５ｊは同時に１・（ループ（１））だけ増加され
、永久記憶領域■内の第２の試験語ＭＴ２の読取りと、
それを作業用記憶領域の最初のプロツク八の２番目のア
ドレスＡ２に書込むのとをトリガする。読まれた両語の
オペレータφによつての比較と、レジスタＭ；とＮによ
つて見出されたすべての欠陥を識別する。この操作は、
試験語のシーケンスＭＴｌ〜ＭＴｓが無くなるまで（ル
ープ（１）において）指標１とｊを同時に増加し、次に
これら試験語の各々は作業用記憶領域の最初のブロック
Ｂ１に対フ応するランクＡ１〜Ａｓのアドレス内に書込
まれる。試験語のシーケンスが終了、すなわち（１＝ｓ
）となったとき、この指標はその初期値１。

＝１に戻され、指標ｊは１だけ増加される（ループ（■
））。よつて試験語のシーケンスＭＴｌ〜ＭＴｓがルー
プ（１）によつて、永久記憶領域杷において再び読取ら
れ、かつ作業用記憶領域席の最初のブロック２の相続く
アドレスＡＳ＋１〜Ａ２Ｓ内に書込まれる。この予備ス
テップもしくは段階はループ（１）と（■）の相互作用
を通してこれらの操作を繰返すことによつて行なわれ、
このようにして作業用記憶領域ＭＶの最初のプロツク八
の相続くアドレス内への試験語のシーケンスＭＴｌ〜Ｍ
Ｔ５の書込みが、前記ブロックの全てのアドレス（ｊ＝
ｐ）を無くすのに必要な回数繰返えされるのを確実にす
る。予備段階は他のブロック内に中立語ＭＴＯを書込む
ことによつて終る。この予備段階の終りに処理段階が開
始され、指標１．１５ｊはそれらの初期値１。＝１とふ
＝１にそれぞれ戻される。それぞれループ（１）および
（■）と同様に動作するループ（■）および（■）の相
互作用による処理段階の間、作業用記憶領域ＭＶのブロ
ック２の相続くアドレスＡ１〜Ａ，の各々の内容が読取
られ、そして予備段階の間この同じアドレスに書込まれ
たもので永久記憶領域ＭＰから再度読取られる相応の試
験語ＭＴ，とこの内容はオペレータφによつて比較され
る。作業用記憶領域から読取られた一語と、オペレータ
φで指示された相応の試験語との間に同じランクの不一
致ビットがあるときは、これらビットのランクＩはレジ
スタＮで区別され、関連するブロックのランクｋ（すな
わち試験操作のこの段階では最初のプロツクランク）は
同時にレジスタＭで区別される。最初のブロックの全部
のアドレスが試験された．とき（ｊ＝ｐ）、予備段階が
ループ（■）によつて再開される。

始めの初期条件が復帰するが、ただし初期値Ｊ。は１だ
け増加される。第２の予備段階の間、２番目の語から読
まれた試験語のシーケンスすなわちＭＴ２・・・ ・・
・・ＭＴｓ，ＭＴｌ（ま前と同．じブロックＢ，の相続
くアドレスＡ１〜Ａ，に周期的に書込まれる。次に２回
目の処理段階の間に各アドレスの内容はオペレータφで
相応する試験語と比較され、何等かの不一致は前と同様
にレジスタＭ＜５Ｎによつて指示される。この２回目の
処理段・階の終りにループ（■）は指標１の初期値１。
を一つだけ新たに増加した後、新たな予備段階一処理段
階のサイクルを開始させ、試験語の新たな周期的順列を
生じせしめる。従つてシーケンスは、ＭＴ３・・・
・・・ＭＴｓ，ＭＴｌ，ＭＴ２となる。説明した操作の
全部は、全部の試験語がシーケンスの最初の位置（ＩＯ
＝ｓ）になるまでループ（■）を介して続いて繰返えさ
れる。このようにして最初のプロツク八の各アドレスＡ
１〜Ａｐが各試験語によつて相続いて試験され、そのブ
ロックの部材の欠陥をすべて検知することが可能である
。次に、指標１とｊがそれらの初期値に戻され、指標ｋ
はループ（■）を介して１だけ増加さ″れ、次のブロッ
クが試験される。このようにしてすべてのブロックが試
験されると（ｋ＝ｍ）、試験操作は完了され、レジスタ
ＭとＮとに結合された欠陥場所見出し回路Ｌによつて作
られた表から作業用記憶領域ＭＶの欠陥の診断を行なう
ことできる。

この診断は第４図ないし第７図に象徴的に示されるよう
に極めて簡単に行なわれる。

第４図に示すようにもし作業用記憶領域の唯一つの部材
Ｃｋｌのみが欠陥を有していると、レジスタＭ＜１５Ｎ
はそれぞれ、欠陥部材Ｃｋｌが属する列のランクｋと、
行のランクＩとを表示する。

数個の部材に個々に関連する内部欠陥の可能性を考慮す
るために表はブロック毎に作られることがもちろん必要
である。第５図はランクｋの唯一つのブ咄ンクのすべて
の部材が異常動作する場合を示しており、この場合欠陥
の原因は対応するブロックの有効化回線Ｂ１内にあるこ
とが明らかである。

逆に第６図に示すように同じ行１のすべての部材が異常
に動作するときは欠陥の原因はその行に相応するデータ
入力または出力回線Ｄ，にあることが明らかである。最
後に第７図に示すようにマトリックスのすべての部材が
異常に動作するときは、欠陥はアドレス指定回線すなわ
ち線束Ａまたは書込み／読取り選択回線Ｅのいずれかに
よることを示す。

このようにしてこの発明による方法と装置は複雑でなく
操作の容易な補助装置を使用し、作業用記憶領域内の欠
陥の場所を見付けるのを容易にしている。

その補助装置は独立して動作するか、または試験される
作業用記憶領域を組込んたプロセッサの動作ユニットの
制御下て動作する。もちろんこの発明の説明した方法及
び装置は一例として示したもので、この発明の範囲内で
種々の同等部材を単独または組合せて利用し得ることが
明らかである。

参考（実際の数値例による具体的説明） 以下に参考のため実際の数値例を当て嵌めた追加説明を
する。

試験されるべき作業用記憶領域が第１図に示されており
、それは複数の部材Ｃｌｌ，Ｃ２ｌ，Ｃｍｌ；Ｃｌ２゜
Ｏ゜゜゜ＯＣｍ２●；Ｃｌｎ，Ｃ２ｎ・・・・Ｃｍｎ）
を備えている。

各部材は複数の記憶セルを有しており、各セルは論理値
゜“０゛またぱ“１゛を記憶する。特定のセルを読み取
るかまたはそれに書き込むためにそのセルと関連したア
ドレスが必要である。アドレスはｘビットを有しており
従つて２Ｘのセルがアドレス指定され得る。

第１図の作業用記憶領域はまた語でも組織されている。

すなわち語のｎビットが同時にｎ個のセルに読み取るか
書き込むかされ得、各セルは異なつた部材Ｃｉｊに属し
ており各部材は同じアドレス値でアドレス指定される。
第１図において語のビットＤｌ，Ｄ２，・・・・Ｄｎは
それぞれ同じアドレスにおいてＣｌｌ，ｃｌ２，・・・
・Ｃｌｎに書き込まれ得る。Ｃｌｌ，ｃｌ２，・・・・
Ｃｌｎのような部材の群はブロックまたは列を形成し、
記憶領域は複数の列からなる。

特定の列は有効化回線（選択信号）Ｂｌ，Ｂ２，・・・
・Ｂｍの１つによつて個別に選択され得る。例えば、も
し列２が（Ｂ２）によつて選ばれたならば、書き込まれ
るべき語のビットＤｌ，Ｄ２，・・・・Ｄｎがそれぞれ
Ｃ２ｌ，Ｃ２２，・・・・Ｃ２ｎに記憶される。記憶領
域を正確に試験するために、すなわち故障の可能なすべ
ての型を考慮するために第１９頁６行一第２０頁９行参
照）、請求範囲に示されたような過程が提起される。

その理由は第２１頁２行から第２５頁４行に述べられて
いる。以下に簡単な例を用いて説明する。８つのセルを
有した部材を想定する。

いずれのセルをもアドレス指定するために３つのアドレ
ス・ビットが必要であり（ｘ＝３）、そして可能なアド
レスは以下の通りである。列が５つの部材を有している
と仮定すると、５ビットを有した語を同時に記憶するか
読み取ることができ、ビットの１つはパリテイ・ビット
Ｐであり得る。

語＝ビツト１−ビット２−ビット３−ビット４−Ｐ列の
試験を達成するために、各部材の各セルを゛゜０゛にし
、そのセルを再び読み取り、そして読み取られたビット
を“０゛と比較しなければならない。

次に列の各セルを゜゜１゛にし、そのセルを再び読み取
り、そして読み取られたビットを“゜１゛と比較しなけ
ればならない。

この場合最初に゜“１゛にし、次に゜“０゛にすること
ができるのはもちろんである。

このため、まず考えられる可能な解決方法は：５ビット
のいずれの語をも使用し、これをアドレスＡ１における
列に書き込み、５ビット語を読み取り、元のものと比較
し、そして アドレスＡ２，Ａ３・・・ ・・・・Ａ８に対して繰り
返し、次にその後の補数を使用して同じ動作を繰り返す
ことである。

実際はこのようにするべきでなく、それは以下のような
２つの理由による。

理由１：もし１語の１ビットがパリテイ・ビットである
ならば完全な試験を行うのは不可能であるからである。

例えば：こ？ｉ容もし記憶装置がパ６テイ・ビット自動
的に発生するならば、５番目の部材は“Ｏ゛にされるこ
とはない。

理由２：もしエラーがアドレスに現れるならば、それは
決して検出されることはない。

（理由２は理由１とは全く独立している。）本願発明に
よれば、いずれかの語およびその補数語という２つの試
験語の代わりに３つの試験語が使用される。

３つの語は、列のどの語も゛゜０゛および゜゛１゛にな
るように選ばれなければならない。例えば： 第１語ＭＴｌ＝１１０１−→Ｐ＝１ 第２語ＭＴ２＝００１０−→Ｐ＝１ 第３語ＭＴ３＝１０１０−→Ｐ＝０ （注：これはただ１つの方法ではない。

）次に本願発明は、このような試験語ト ＭＴ２，ＭＴ３でもつて試験を行うための特ガ法を提起
する。

例：特定の列が選ばれたとする。

ステップ１−１＝アドレスＡ１にＭＴｌを記録
アドレス〜にＭＴ２を記録 アドレ
ス〜にＭＴｌを記録 アドレス入にＭＴ４
を記録 アドレス〜にＭＴ２を記録
アドレス〜にＭＴ３を記録 アド
レスＡ７にＭＴｌを記録 アドレス〜にＭ
Ｔ２を記録ステップ１−２＝Ａ１を読み取りＭＴｌと比
較 〜を読み取りＭＴ２と比較
入を読み取りＭＴ３と比較 入を読み取りＭＴｌと比較 八を読み取りＭＴ２と比較 入を読み取りＭＴ３と比較 Ａ７を読み取りＭＴｌと比較 〜を読み取りＭＴ２と比較 これらいずれかの比較が差を示したなら（？れを留めて
おく。

ステップ２−１＝アドレスＡ１にＭＴ２を記憶
アドレス〜にＭＴ３を記憶 アドレスＡ
３にＭＴｌを記憶 アドレス八にＭＴ２を記
憶 アドレス〜にＭＴ３を記憶 アドレス〜にＭＴｌを記憶 アドレスＡ７にＭＴ２を記憶
アドレス〜にＭＴ３を記憶 ステップ２−２＝Ａ１を読み取りＭＴ２と比較
〜を読み取りＭＴ３と比較 〜を読み取
りＭＴｌと比較 入を読み取りＭＴ２と比較 入を読み取りＭＴ３と比較 〜を読み取りＭＴｌと比較 Ａ７を読み取りＭＴ２と比較 八を読み取りＭＴ３と比較 ステップ２−３＝アドレスＡ１にＭＴ３を記憶
アドレス〜にＭＴｌを記憶 アドレ
スＡ３にＭＴ２を記憶 アドレス氏にＭＴ
３を記憶 アドレス〜にＭＴｌを記憶
アドレス〜にＭＴ２を記憶 ア
ドレスＡ７にＭＴ３を記憶 アドレス〜に
ＭＴｌを記憶ステップ２−４＝ステツプ２および４と同
様の比較ノステツプ３＝同じことが次の列に対しても続
けられる。

くこの方法による長所〉 ２３頁１桁から第２４頁１７行に示されるように、この
方法は（記憶の故障だけでなく）アドレス指定・におけ
る故障の検出をも可能とする。

もしただ１つのエラーだけが１つのアドレスに現われた
ならば（すなわちアドレスの１つのビットがその補数に
よつて置き換えられたならば）、このエラーは検出され
るであろう。

ｌ例： 〜は正常では０１０である。

もし最初のビットが誤りならば、事実１１０、すなわち
んの代わりにＡ７がアドレス指定される。アドレスＡ７
においては（ステップ１−１、ス・テツプ１−２での）
〜１Ｔ１が、（ステップ２−１，ステップ２−２での）
ＭＴ２か、（ステップ２一３、ステップ２−４での）Ｍ
Ｔ３であり、これらはアドレスＡ３での、それぞれＭＴ
３，ＭＴｌ，ＭＴ２とは異なつているので、アドレス指
定での故障がｊ検出される。

一般規則は第２３頁１桁から第２４頁１７行に与えられ
ており、上に述べた長所この規則に関する（上述のよう
な）どんな特別の場合にも適用される。

なお請求範囲１はここに述べた例のステップ１−１から
ステップ３に対応している。もちろん本願発明はいかな
る大きさの記憶領域にも適用できるものであり、請求範
囲中の用語は本願発明に関するすべての特定の場合を抱
合するように選ばれている。

・図面の簡単な説明第１図はこの発明によつて欠陥場所
を見付ける装置が設けられた作業用記憶領域のブロック
図、第２図はデータ語、この発明による試験語のシーケ
ンス、中立語の配置を示す図、第３図は第１図の欠陥場
所を見付ける装置の動作を説明するためのフローチャー
ト、第４図ないし第７図は異なつた型の欠陥診断を説明
するための図である。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも一つのデータビットを記憶することがで
   きる選択的にアドレス指定可能ないくつかの記憶セルを
   有する複数個の同一の部材から成る作業用記憶領域を含
   み、前記部材はマトリクスアレイに配列されて、マトリ
   クスの各列はブロックを構成し、各ブロックの部材内の
   前記いくつかの記憶セルにはこれら部材間の対応の記憶
   セルで同じアドレスが付され、同じアドレスの記憶セル
   群にはデータ語を記憶でき、マトリクスの各行は前記デ
   ータ語の少なくとも一つの特定のビット位置に対応し、
   前記作業用記憶領域はさらに、前記いずれか一つのブロ
   ックの所定のいずれかのアドレスに一つのデータ語を選
   択的に書込みまたは読取るよう動作する回路手段を設け
   られたデータ処理装置において、試験時、データ語の各
   ビット位置で双方の論理状態がとられるように、各々が
   データ語と同数のビットを有する少なくとも三つの試験
   語のシーケンスを決定する準備段階と、次の各ステップ
   、 イ）前記ブロックの最初の１つの相続くアドレスに、そ
   のすべてのアドレスが満たされるまで前記試験語のシー
   ケンスを繰返し書込み、次に前記最初のブロックの各ア
   ドレスの内容を連続的に読取り、そしてその内容を、前
   記アドレスに先に書込まれたその試験語と比較し、その
   いずれかの対応ビットが異つているならばその異つてい
   るビットの位置を決定し、関連の欠陥部材の行を記録す
   る第１ステップ、ロ）前記最初のブロックに対して、前
   記少なくとも三つの試験語のシーケンスを一つずらして
   前記第１ステップを行い、これをシーケンスが最初のも
   のに戻るまで繰返し、それにより前記最初のブロックに
   おける欠陥部材の行を記録し、そしてさらに関連の列を
   も一緒に記録する第２ステップ、ハ）その後、前記作業
   用記憶領域の各ブロックごとに前記第１および第２ステ
   ップを繰返して欠陥部材ごとに表を作成し、各欠陥部材
   はそれの属する行と列によつて識別される第３ステップ
   、から成る動作段階とを含んだことを特徴とする作業用
   記憶領域内の欠陥場所を見付ける方法。 ２ 少なくとも一つのデータビットを記憶することがで
   きる選択的にアドレス指定可能ないくつかの記憶セルを
   有する複数個の同一の部材から成る作業用記憶領域を含
   み、前記部材はマトリクスアレイに配列されて、マトリ
   クスの各列はブロックを構成し、各ブロックの部材内の
   前記いくつかの記憶セルにはこれら部材間の対応の記憶
   セルで同じアドレスが付され、同じアドレスの記憶セル
   群にはデータ語を記憶でき、マトリクスの各行は前記デ
   ータ語の少なくとも一つの特定のビット位置に対応し、
   前記作業用記憶領域はさらに、前記マトリクスアレイの
   前記すべての部材に接続され、その決定されたアドレス
   を付勢するアドレス指定回線と、同じ列に属する前記す
   べての部材にそれぞれ接続され、対応のブロックを付勢
   する有効化回線と、同じ行に属する前記すべての部材に
   それぞれ接続され、関連のビット位置において書込み及
   び読取りを行うデータ入力及び出力回線と、前記すべて
   の部材に接続されて、付勢されたブロックの付勢された
   アドレスにおいてデータ語の選択的な書込みまたは読取
   りを制御する書込み読取り選択回線とを設けられたデー
   タ処理装置において、試験時、データ語の各ビット位置
   で双方の論理状態がとられるように、各々がデータ語と
   同数のビットを有する少なくとも三つの試験語のシーケ
   ンスを含んだ補助記憶領域と、この補助記憶領域に関連
   し、いずれかの特定の試験語から前記シーケンスを循環
   的に読取る補助手段であつて、前記作業用記憶領域の回
   線内の前記データに接続されるものと、前記作業用記憶
   領域の前記データ出力回線及び前記補助手段にそれぞれ
   接続される２組の入力を有する比較手段であつて、前記
   作業用記憶領域の決められたアドレスにおいて読出され
   た内容の各ビットを、このアドレスに前もつて書込まれ
   たその試験語の相応ビットと比較し、異つたビットの位
   置を識別する出力信号を出力するように動作するものと
   、前記比較手段に結合され、前記出力信号を受信して前
   記作業用記憶領域の関連欠陥部材の行を記録する行記録
   手段と、この行記録手段によつて動作されるゲート手段
   を通して前記作業用記憶領域の前記ブロック有効化回線
   に結合され、前記欠陥部材の列を記録する列記録手段と
   、前記行及び列記録手段に結合され、前記作業用記憶領
   域の欠陥部材の表を作る位置確認手段と、前記作業用記
   憶領域のすべてのブロックのすべてのアドレスが前記補
   助記憶領域のすべての試験でもつて連続的に試験される
   ように、前記作業用記憶領域、前記補助記憶領域、及び
   前記補助手段の動作を制御する制御手段と、を備えたこ
   とを特徴とする作業用記憶領域内の欠陥場所を見付ける
   装置。