JPS6061848A - メモリシステム - Google Patents
メモリシステムInfo
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- JPS6061848A JPS6061848A JP59159428A JP15942884A JPS6061848A JP S6061848 A JPS6061848 A JP S6061848A JP 59159428 A JP59159428 A JP 59159428A JP 15942884 A JP15942884 A JP 15942884A JP S6061848 A JPS6061848 A JP S6061848A
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- 230000002950 deficient Effects 0.000 claims 2
- 238000003491 array Methods 0.000 description 8
- 210000000352 storage cell Anatomy 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は訂正不能エラーを有するワードを、エラー訂正
コードで訂正できるワードに変換してメモリのデータを
保護するようなメモリシステムに関する。
コードで訂正できるワードに変換してメモリのデータを
保護するようなメモリシステムに関する。
［従来技術］
１９８２年３月２９日付米国特許出願第３６２９２５号
においては、メモリアドレスレジスタが、ワードの全て
のビット位置に各々対応する複数のデコーダへ同じ論理
アドレスを供給することによって、１つのメモリワード
をアクセスする。しかしながら特定のどこかのビット位
置に関するデコーダへ実際に供給されるアドレスが、論
理回路による変更の結果、メモリアドレスレジスタの供
給する論理アドレスと異なる場合もある。この論理回路
は置換論理と呼ばれる。置換論理によって、１つのメモ
リワードは、メモリアドレスレジスタの供給する論理ア
ドレスと異なる多数の物理アドレスのところに所在する
記憶セルで構成することができる。
においては、メモリアドレスレジスタが、ワードの全て
のビット位置に各々対応する複数のデコーダへ同じ論理
アドレスを供給することによって、１つのメモリワード
をアクセスする。しかしながら特定のどこかのビット位
置に関するデコーダへ実際に供給されるアドレスが、論
理回路による変更の結果、メモリアドレスレジスタの供
給する論理アドレスと異なる場合もある。この論理回路
は置換論理と呼ばれる。置換論理によって、１つのメモ
リワードは、メモリアドレスレジスタの供給する論理ア
ドレスと異なる多数の物理アドレスのところに所在する
記憶セルで構成することができる。
前記米国特許出願においては、メモリのコードワードの
各ビット位置に対応するメモリアレイは（またはメモリ
チップ）は各自のチップ行デコーダを介してアクセスさ
れる。これは、コードワードのどこかのビット位置に存
する２以上の障害ビットに起因する訂正可能なエラーを
アレイの論理アドレスをスワップすることによってなく
すことができるようにするためである。このようなメモ
リ構成はエラー訂正の観点からみれば望ましいものであ
る。ところでこのようなメモリ構成において、コードワ
ードの複数のビット位置に対応する複数のアレイごとに
１つのチップ行デコーダでアクセスさせればコスト的に
有理になるであろう。
各ビット位置に対応するメモリアレイは（またはメモリ
チップ）は各自のチップ行デコーダを介してアクセスさ
れる。これは、コードワードのどこかのビット位置に存
する２以上の障害ビットに起因する訂正可能なエラーを
アレイの論理アドレスをスワップすることによってなく
すことができるようにするためである。このようなメモ
リ構成はエラー訂正の観点からみれば望ましいものであ
る。ところでこのようなメモリ構成において、コードワ
ードの複数のビット位置に対応する複数のアレイごとに
１つのチップ行デコーダでアクセスさせればコスト的に
有理になるであろう。
たとえば、３９個のビット位置を有するコードワードの
メモリアレイの行を３９個のチップ行デコーダにアクセ
スさせる代わりに、３つのデコーダが３９個のビット位
置のうちの１３個をそれぞれアクセスする。しかしなが
ら、前記米国特許出願の置換装置をこのような構成にす
ると、異なるデコーダを介してアクセスされるビット位
置の障害の配列から生ずる訂正不能エラーはなくすこと
ができるが、同じデコーダを介してアクセスされるビッ
ト位置に発生する障害から生じるエラーをなくすことは
できない。
メモリアレイの行を３９個のチップ行デコーダにアクセ
スさせる代わりに、３つのデコーダが３９個のビット位
置のうちの１３個をそれぞれアクセスする。しかしなが
ら、前記米国特許出願の置換装置をこのような構成にす
ると、異なるデコーダを介してアクセスされるビット位
置の障害の配列から生ずる訂正不能エラーはなくすこと
ができるが、同じデコーダを介してアクセスされるビッ
ト位置に発生する障害から生じるエラーをなくすことは
できない。
１９８２年５月２４日付の米国特許出願第３８１２６６
号に示されるシステムでは、複数のビット位置に対して
ｎビットデコーダを単一ビットデコーダと多重ビツトデ
コーダとに分けることによって、同じデコーダに関する
障害ビット問題が処理される。以下これを簡単に説明す
る。メモリアレイのマトリックスは各々の行が２段構成
になっている（したがってＱ行×ｍ列のマトリックスの
場合、メモリアレイの個数は２Ｑｍである）。このよう
な構成において、（ｎ−１）ビットで行を選択し、その
行の各ビット位置のところの２つのメモリアレイ（各行
は２段構成になっているのでそこにはメモリアレイが２
つ存在する）のうちいず九を選択するかは、残りの１ビ
ツトを用いて行われる。
号に示されるシステムでは、複数のビット位置に対して
ｎビットデコーダを単一ビットデコーダと多重ビツトデ
コーダとに分けることによって、同じデコーダに関する
障害ビット問題が処理される。以下これを簡単に説明す
る。メモリアレイのマトリックスは各々の行が２段構成
になっている（したがってＱ行×ｍ列のマトリックスの
場合、メモリアレイの個数は２Ｑｍである）。このよう
な構成において、（ｎ−１）ビットで行を選択し、その
行の各ビット位置のところの２つのメモリアレイ（各行
は２段構成になっているのでそこにはメモリアレイが２
つ存在する）のうちいず九を選択するかは、残りの１ビ
ツトを用いて行われる。
このメモリシステムにおいては、２組の変換制御ビット
を用いて障害の分散が行われる。このメモリシステムで
は行置換論理の他に、単一ビットデコーダに関連する単
一ビット変換論理を用いて、同じチップ行デコーダによ
ってアクセスされる複数のビット位置のところの異なる
メモリアレイに散在する障害を置換する。すなわち、こ
の単一ビット変換論理が、同じ行選択アドレスでアクセ
スされる各ビット位置のところの２つのメモリアレイの
論理アドレスをスワップする。１つの訂正可能エラーを
除去するために２つのメモリアレイがいったんスワップ
されてしまえば、既に分散された訂正不能エラーを除去
するために最初に他のビット位置のところのメモリアレ
イをスワップするのでなければ、単一変換ビットを訂正
不能エラー除去のために再び用いることはできない。
を用いて障害の分散が行われる。このメモリシステムで
は行置換論理の他に、単一ビットデコーダに関連する単
一ビット変換論理を用いて、同じチップ行デコーダによ
ってアクセスされる複数のビット位置のところの異なる
メモリアレイに散在する障害を置換する。すなわち、こ
の単一ビット変換論理が、同じ行選択アドレスでアクセ
スされる各ビット位置のところの２つのメモリアレイの
論理アドレスをスワップする。１つの訂正可能エラーを
除去するために２つのメモリアレイがいったんスワップ
されてしまえば、既に分散された訂正不能エラーを除去
するために最初に他のビット位置のところのメモリアレ
イをスワップするのでなければ、単一変換ビットを訂正
不能エラー除去のために再び用いることはできない。
［発明が解決しようとする問題点コ
以上説明したようにメモリアレイのマトリックスにおい
て、各ビット位置ごとに（すなわちマトリックスの各列
ごとに）行デコーダを設けて各ビット位置におけるメモ
リアレイの行を選択できるようなメモリ構成はエラー訂
正の観点からは都合が良いのであるが、このような構成
はコストがかかる。そこで複数のビット位置ごとに行デ
コーダを設けて複数のビット位置ごとにメモリアレイの
行を選択するように構成すればコスト的には有利になる
。しかしながら、これは反面、同じ行デコーダを介して
アクセスされるデータに訂正不能エラーが発生した場合
はこれを除去することができないという新たな問題を生
ずることになる。前記１９８２年５月２４日付の米国特
許出願第３８１２６６号は、この同じ行デコーダによる
障害問題を処理することができるが、メモリアレイを一
２重に設けているのでその構造および制御は複雑である
。
て、各ビット位置ごとに（すなわちマトリックスの各列
ごとに）行デコーダを設けて各ビット位置におけるメモ
リアレイの行を選択できるようなメモリ構成はエラー訂
正の観点からは都合が良いのであるが、このような構成
はコストがかかる。そこで複数のビット位置ごとに行デ
コーダを設けて複数のビット位置ごとにメモリアレイの
行を選択するように構成すればコスト的には有利になる
。しかしながら、これは反面、同じ行デコーダを介して
アクセスされるデータに訂正不能エラーが発生した場合
はこれを除去することができないという新たな問題を生
ずることになる。前記１９８２年５月２４日付の米国特
許出願第３８１２６６号は、この同じ行デコーダによる
障害問題を処理することができるが、メモリアレイを一
２重に設けているのでその構造および制御は複雑である
。
したがって本発明の目的は、ビット置換機構と予備メモ
リ機構とが共働して訂正不能エラーを容易に除去できる
再構成可能なメモリシステムを提供することにある。
リ機構とが共働して訂正不能エラーを容易に除去できる
再構成可能なメモリシステムを提供することにある。
［問題点を解決するための手段］
本発明は、ワードを構成するｎ個のデータビットが各々
異なったメモリアレイに対応しており、該メモリアレイ
はｎ個より少ないデコーダでアクセスされ、訂正不能エ
ラー条件の原因となる障害ビットを分散するためにメモ
リシステムの供給する論理アドレスを変更する置換手段
を含むメモリシステムにおいて、 メモリシステム中の任意のメモリアレイの代用となる予
備メモリアレイ手段と、 同じデコーダによって障害データビットがアクセスされ
たために訂正不能エラー条件が発生したときに、メモリ
システムの供給する論理アドレスと不良メモリ場所のア
ドレスとを比較して、該不良メモリ場所を含むメモリア
レイを前記予備メモリアレイ手段で代用させるための論
理手段と、を有することを特徴とするメモリシステムで
ある。
異なったメモリアレイに対応しており、該メモリアレイ
はｎ個より少ないデコーダでアクセスされ、訂正不能エ
ラー条件の原因となる障害ビットを分散するためにメモ
リシステムの供給する論理アドレスを変更する置換手段
を含むメモリシステムにおいて、 メモリシステム中の任意のメモリアレイの代用となる予
備メモリアレイ手段と、 同じデコーダによって障害データビットがアクセスされ
たために訂正不能エラー条件が発生したときに、メモリ
システムの供給する論理アドレスと不良メモリ場所のア
ドレスとを比較して、該不良メモリ場所を含むメモリア
レイを前記予備メモリアレイ手段で代用させるための論
理手段と、を有することを特徴とするメモリシステムで
ある。
したがって本発明のメモリシステムは、異なったデコー
ダのところで発生する訂正不能エラー条件だけでなく同
じデコーダのところで発生する訂正不能エラー条件も除
去できる。
ダのところで発生する訂正不能エラー条件だけでなく同
じデコーダのところで発生する訂正不能エラー条件も除
去できる。
［実施例コ
図を参照して実施例を説明する。３２個のデータビット
および７個のチェックビットで構成されるコードワード
を記憶するためのメモリの各ビット位置の記憶セル１０
は、３つの行デコーダ１２によってアクセスされる（簡
単のため１つは図示せず；１２ｂ）。行デコーダはメモ
リのビット位置１３個分に対してチップ選択信号をそれ
ぞれ供給する。行デコーダから供給されるチップ選択信
号は１行分のチップ１６を選択する。チップ１６は４ビ
ツト×４ビツトのアレイである。アレイの各ビット（す
なわち記憶セル１０）は１本のワード線と１本のビット
線との交点のところに位置する。
および７個のチェックビットで構成されるコードワード
を記憶するためのメモリの各ビット位置の記憶セル１０
は、３つの行デコーダ１２によってアクセスされる（簡
単のため１つは図示せず；１２ｂ）。行デコーダはメモ
リのビット位置１３個分に対してチップ選択信号をそれ
ぞれ供給する。行デコーダから供給されるチップ選択信
号は１行分のチップ１６を選択する。チップ１６は４ビ
ツト×４ビツトのアレイである。アレイの各ビット（す
なわち記憶セル１０）は１本のワード線と１本のビット
線との交点のところに位置する。
ワードデコーダ２２およびビットデコーダ２４はチップ
１６をアクセスする。ワードデコーダ２２およびビット
デコーダ２４はメモリアドレスレジスタ（図示せず）か
らアドレスビットＷ。およびＷ□、ならびにＢ。および
Ｂ工をそれぞれ受け取る。行デコーダ１２は排他的ＯＲ
回路３０および３２の出力である２つのアドレスビット
ＣＯ′およびＣ１’ を受け取る。排他的ＯＲ回路３０
および３２はメモリアドレスレジスタからのアドレスビ
ットＣＯおよびＣ１と、シフトレジスタのステージ３４
およびステージ３６からのビットＺＯおよびＺｌと、を
受け取る。したがってｚＯおよびＺｌがいずれもゼロの
ときは、行デコーダ１２は、チップ選択信号を供給する
ことによって、メモリアドレスレジスタの要求する物理
アドレスのところのチップをアクセスする。シフトレジ
スタのＺＯおよびｚｌの２進値の組合せがこれ以外のも
のであるときは（すなわち０１．１０．１１のとき）、
その行デコーダ１２は、他の３つの物理アドレスのうち
の１つのところのチップをアクセスすることになる。
１６をアクセスする。ワードデコーダ２２およびビット
デコーダ２４はメモリアドレスレジスタ（図示せず）か
らアドレスビットＷ。およびＷ□、ならびにＢ。および
Ｂ工をそれぞれ受け取る。行デコーダ１２は排他的ＯＲ
回路３０および３２の出力である２つのアドレスビット
ＣＯ′およびＣ１’ を受け取る。排他的ＯＲ回路３０
および３２はメモリアドレスレジスタからのアドレスビ
ットＣＯおよびＣ１と、シフトレジスタのステージ３４
およびステージ３６からのビットＺＯおよびＺｌと、を
受け取る。したがってｚＯおよびＺｌがいずれもゼロの
ときは、行デコーダ１２は、チップ選択信号を供給する
ことによって、メモリアドレスレジスタの要求する物理
アドレスのところのチップをアクセスする。シフトレジ
スタのＺＯおよびｚｌの２進値の組合せがこれ以外のも
のであるときは（すなわち０１．１０．１１のとき）、
その行デコーダ１２は、他の３つの物理アドレスのうち
の１つのところのチップをアクセスすることになる。
これまでの説明を要約する。メモリアドレスレジスタは
同じ６つのアドレスビットＣＯ，Ｃ１；Ｗ、、Ｗ□；Ｂ
、、Ｂ□を送出する。アドレスビットＷ、、Ｗ□；Ｂｏ
、Ｂ□は各々のチップ１６において同じ記憶セル１０を
アクセスする。アドレスビットｃｏ、Ｃ１は排他的ＯＲ
回路３ｏおよび３２へそれぞれ供給されて、そこでＺｏ
およびＺｌとそれぞれ排他的ＯＲされる。こうして変更
されたアドレスビットＧＯ’ 、Ｃ１’ が生成される
。変更されたアドレスビットＣｏ’ 、Ｃ１’ は、ア
クセスされるワードのビットＢ１ないしＢ３９のうちの
１つとして読み取るべき、各ビット位置に対応する４つ
のチップのうちの１つのチップの出力を選択する。ＺＯ
およびＺｌがいずれもゼロのときは、選択されるビット
は、メモリの全てのビット位置に対して、メモリアドレ
スレジスタの指定するのと同じチップの同じ記憶セルの
ところにある。
同じ６つのアドレスビットＣＯ，Ｃ１；Ｗ、、Ｗ□；Ｂ
、、Ｂ□を送出する。アドレスビットＷ、、Ｗ□；Ｂｏ
、Ｂ□は各々のチップ１６において同じ記憶セル１０を
アクセスする。アドレスビットｃｏ、Ｃ１は排他的ＯＲ
回路３ｏおよび３２へそれぞれ供給されて、そこでＺｏ
およびＺｌとそれぞれ排他的ＯＲされる。こうして変更
されたアドレスビットＧＯ’ 、Ｃ１’ が生成される
。変更されたアドレスビットＣｏ’ 、Ｃ１’ は、ア
クセスされるワードのビットＢ１ないしＢ３９のうちの
１つとして読み取るべき、各ビット位置に対応する４つ
のチップのうちの１つのチップの出力を選択する。ＺＯ
およびＺｌがいずれもゼロのときは、選択されるビット
は、メモリの全てのビット位置に対して、メモリアドレ
スレジスタの指定するのと同じチップの同じ記憶セルの
ところにある。
ＺＯおよびＺｌの２進値の組合せがこれ以外のものであ
るときは（すなわち０１．１ｏ、１１のとき）、選択さ
れるビットは、そのデコーダでアクセスされる１３個の
ビット位置については、メモリアドレスレジスタの指定
するのとは別のチップの同じ記憶セルのところにある。
るときは（すなわち０１．１ｏ、１１のとき）、選択さ
れるビットは、そのデコーダでアクセスされる１３個の
ビット位置については、メモリアドレスレジスタの指定
するのとは別のチップの同じ記憶セルのところにある。
メモリが単一エラー訂疋／２重エラー検出（ＳＥＣ／Ｄ
ＥＤ）コードが保護されているものとする。ここで、チ
ップ行ＯＯのワードの２番目と２８番目のビット位置に
障害が存在するために訂正不能エラーが生ずると仮載す
る。もしチップ行０１のワードの２番目のビット位置の
同じアドレスＷ、、Ｗ□；Ｂｏ、Ｂ□で指定されるとこ
ろに障害がなければ、行デコーダ１２ａ用のシフトレジ
スタはｚＯが１、ｚｌがゼロとなって、チップ行ＯＯと
チップ行０１をスワップすることができる。これはＺＯ
＝１およびｚｌ−０の組合せによりビット位置Ｂ１ない
しＢ１３のところのチップ行００とチップ行０１の論理
アドレスが変更されるためである。検出された訂正不能
エラー条件は以上のようにして除去されて、この変更に
より新たに訂正不能エラー条件が発生しない限りは、ス
ワップされた２つのワードに残っているのは単一ビット
エラーだけであるからこれは訂正可能である。
ＥＤ）コードが保護されているものとする。ここで、チ
ップ行ＯＯのワードの２番目と２８番目のビット位置に
障害が存在するために訂正不能エラーが生ずると仮載す
る。もしチップ行０１のワードの２番目のビット位置の
同じアドレスＷ、、Ｗ□；Ｂｏ、Ｂ□で指定されるとこ
ろに障害がなければ、行デコーダ１２ａ用のシフトレジ
スタはｚＯが１、ｚｌがゼロとなって、チップ行ＯＯと
チップ行０１をスワップすることができる。これはＺＯ
＝１およびｚｌ−０の組合せによりビット位置Ｂ１ない
しＢ１３のところのチップ行００とチップ行０１の論理
アドレスが変更されるためである。検出された訂正不能
エラー条件は以上のようにして除去されて、この変更に
より新たに訂正不能エラー条件が発生しない限りは、ス
ワップされた２つのワードに残っているのは単一ビット
エラーだけであるからこれは訂正可能である。
ところでワードのビット位置Ｂ２と８１３にビット障害
が存在するときは、これら２つのビット位置は同じ行デ
コーダ１２ａによってアクセスされるものであるので、
上記のような訂正動作はできない。というのは、論理ア
ドレスを変更しても、訂正不能エラーの場所が入れ替わ
るだけで、この訂正不能エラーを２つの訂正可能な単一
ビットエラーに変更できるわけではないからである。そ
こで、２つの障害チップが同じ行デコーダを介してアク
セスされるために訂正不能エラーが生ずるときは、本発
明に従って、適当な障害チップを予備チップ４０で代用
する。このために、８ビツトのシフトレジスタ３８が、
この代替を行うための信号を受け取る。シフトレジスタ
３８の第１のビットＲＯは予備チップ４０が使用される
かどうかを決定する。ＲＯがゼロのときは、予備チップ
４゜は、シフトレジスタ３８の他のビットの内容に関係
なく待機モードのままである。ＲＯが１のときは、次の
２ビツトＲ１およびＲ２が、予備チップ４０の入れ替わ
るべきチップの行を決定する。たとえばＲ１およびＲ２
がいずれもゼロの場合は、入れ替わるべき行はチップ行
ＯＯであり、Ｒ１がゼロでＲ２が１のときは、チップ行
０１（以下同様）である。この代替は、シフトレジスタ
３８のＲ１およびＲ２と行アドレスｃｏおよびＣ１を比
較器４２で比較することによって達成される。一致が検
出されると、比較器４２の出方は予備チップ４０のチッ
プ選択久方へ送られて、予備チップ４０を活動化する。
が存在するときは、これら２つのビット位置は同じ行デ
コーダ１２ａによってアクセスされるものであるので、
上記のような訂正動作はできない。というのは、論理ア
ドレスを変更しても、訂正不能エラーの場所が入れ替わ
るだけで、この訂正不能エラーを２つの訂正可能な単一
ビットエラーに変更できるわけではないからである。そ
こで、２つの障害チップが同じ行デコーダを介してアク
セスされるために訂正不能エラーが生ずるときは、本発
明に従って、適当な障害チップを予備チップ４０で代用
する。このために、８ビツトのシフトレジスタ３８が、
この代替を行うための信号を受け取る。シフトレジスタ
３８の第１のビットＲＯは予備チップ４０が使用される
かどうかを決定する。ＲＯがゼロのときは、予備チップ
４゜は、シフトレジスタ３８の他のビットの内容に関係
なく待機モードのままである。ＲＯが１のときは、次の
２ビツトＲ１およびＲ２が、予備チップ４０の入れ替わ
るべきチップの行を決定する。たとえばＲ１およびＲ２
がいずれもゼロの場合は、入れ替わるべき行はチップ行
ＯＯであり、Ｒ１がゼロでＲ２が１のときは、チップ行
０１（以下同様）である。この代替は、シフトレジスタ
３８のＲ１およびＲ２と行アドレスｃｏおよびＣ１を比
較器４２で比較することによって達成される。一致が検
出されると、比較器４２の出方は予備チップ４０のチッ
プ選択久方へ送られて、予備チップ４０を活動化する。
ビット位置の選択はシフトレジスタ３８の残りのステー
ジＲ３ないしＲ８のデータで決定される。シフトレジス
タ３，８のＲ３なレルＲ８はデコーダ４４へ入力される
。デコーダ４４は比較器４２の一致出カで活動化される
。デコーダ４４はシフトレジスタ３８がら６ビツトの入
力Ｒ３ないしＲ８を受け取り、その６ビツトの組合せに
応じて、自身の３９組の出方ラインの１組を活動化する
。
ジＲ３ないしＲ８のデータで決定される。シフトレジス
タ３，８のＲ３なレルＲ８はデコーダ４４へ入力される
。デコーダ４４は比較器４２の一致出カで活動化される
。デコーダ４４はシフトレジスタ３８がら６ビツトの入
力Ｒ３ないしＲ８を受け取り、その６ビツトの組合せに
応じて、自身の３９組の出方ラインの１組を活動化する
。
論理回路４６は、ビット位置Ｂ１ないしＲ３９の各々の
ところのビット線を介してチップ１６をアクセスするが
または予備チップ４ｏをアクセスするかを制御する。デ
コーダ４４の出方ラインが全て非活動化されているとき
は、論理回路４６は、チップ１６からのビット線５ｏを
出力ビット線Ｂ１ないしＲ３９に接続する。しかしなが
ら、デコーダ４４のいずれかのビット位置のところに対
応する出力ラインが“′１″で活動化されているときは
、ＡＮＤゲート５２ないし５８はそのビット位置のとこ
ろのビット線５ｏは選択せず、予備チップ４０のビット
線６ｏを代わりに用いる。
ところのビット線を介してチップ１６をアクセスするが
または予備チップ４ｏをアクセスするかを制御する。デ
コーダ４４の出方ラインが全て非活動化されているとき
は、論理回路４６は、チップ１６からのビット線５ｏを
出力ビット線Ｂ１ないしＲ３９に接続する。しかしなが
ら、デコーダ４４のいずれかのビット位置のところに対
応する出力ラインが“′１″で活動化されているときは
、ＡＮＤゲート５２ないし５８はそのビット位置のとこ
ろのビット線５ｏは選択せず、予備チップ４０のビット
線６ｏを代わりに用いる。
これまでの説明かられかるように、３つの行デコーダで
筒用となる３９個のビット位置の任意の１個を予備チッ
プ４ｏで容易に代用することができる。もちろん必要な
らば、２以上の予備チップを設けてもよい。また説明の
簡単のため各チップは４ビツト×４ビツトのアレイとし
て図示しであるが、実際には、各チップはさらに多くの
記憶セルを含む。
筒用となる３９個のビット位置の任意の１個を予備チッ
プ４ｏで容易に代用することができる。もちろん必要な
らば、２以上の予備チップを設けてもよい。また説明の
簡単のため各チップは４ビツト×４ビツトのアレイとし
て図示しであるが、実際には、各チップはさらに多くの
記憶セルを含む。
［発明の効果コ
本発明によれば、予備チップと簡単な論理手段を設ける
だけで、同じデコーダのところで発生する訂正不能エラ
ー条件を容易に除去することができるので、再構成可能
なメモリシステムを低価格で実現することができる。
だけで、同じデコーダのところで発生する訂正不能エラ
ー条件を容易に除去することができるので、再構成可能
なメモリシステムを低価格で実現することができる。
図は本発明の実施例を示すブロック図である。
出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 − （外１名）
コーポレーション 代理人 弁理士 頓 宮 孝 − （外１名）
Claims (1)
- 【特許請求の範囲】 ワードを構成するｎ個のデータビットが各々異なったメ
モリアレイに対応しており、該メモリアレイはｎ個より
少ないデコーダでアクセスされ、訂正不能エラー条件の
原因となる障害データビットを分散するためにメモリシ
ステムの供給する論理アドレスを変更する置換手段を含
むメモリシステムにおいて、 メモリシステム中の任意のメモリアレイの代用となる予
備メモリアレイ手段と、 同じデコーダによって障害データビットがアクセスされ
たために訂正不能エラー条件が発生したときに、メモリ
システムの供給する論理アドレスと不良メモリ場所のア
ドレスとを比較して、該不良メ±り場所を含むメモリア
レイを前記予備メモリアレイ手段で代用させるための論
理手段と、を有することを特徴とするメモリシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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