JPS6062156A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JPS6062156A JPS6062156A JP58169466A JP16946683A JPS6062156A JP S6062156 A JPS6062156 A JP S6062156A JP 58169466 A JP58169466 A JP 58169466A JP 16946683 A JP16946683 A JP 16946683A JP S6062156 A JPS6062156 A JP S6062156A
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- JP
- Japan
- Prior art keywords
- junction
- electrode
- thickness
- layer
- insulating film
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/112—Field plates comprising multiple field plate segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/251—Lateral thyristors
Landscapes
- Thyristors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は高耐圧にして、がっ、高集積化に適した半導体
装置に関するものである。
装置に関するものである。
（従来技術）
本発明の剣象とする高耐圧集積素子は第１図に示す如き
構造ケ用いることが一般的であり、ここではＰＮＰＮ素
子ケ例として挙ケた。
構造ケ用いることが一般的であり、ここではＰＮＰＮ素
子ケ例として挙ケた。
ＩＣの分離法としては誘電体分離構造とＰＮ接合分離構
造が知られているが、ここでは簡略化の為、前者を例に
と９説明金進めるものであり、ＰＮ接合分離構造にも本
発明の適用が可能なことは以下の説明からも明らかとな
ろう。
造が知られているが、ここでは簡略化の為、前者を例に
と９説明金進めるものであり、ＰＮ接合分離構造にも本
発明の適用が可能なことは以下の説明からも明らかとな
ろう。
多結晶Ｓｉ等からなる支持基板１中に、例えば、５ｉｆ
２からなる絶縁膜２（誘電体膜とも称す）全弁して素子
を形成する島３が設けられている。
２からなる絶縁膜２（誘電体膜とも称す）全弁して素子
を形成する島３が設けられている。
本発明の対象とする半導体装置にこの島３が支持基板ｌ
中に複数個設けられていることが１つの特徴である。第
１図でｒｒｉ簡略化のため、ただ１個のみが図示されて
いる。なお、この基板の形成法としては、例えば、公知
の技術（例えば特公昭４１−１６０７０７号公報）全利
用し得るものである。島３中には、イオン注入法、熱拡
散法などを用いて不純物が添加され、ＰＮ接合４又はＨ
Ｌ接合５が形成さｎる。第１図はＰＮＰＮ素子であり、
複数のＰＮ接合及び１個のｉ（Ｌ接合を有する。これら
のＰＮ接合は、アノード接合４１．Ｐゲート接合４２．
カソード接合４３として、又ＨＬ接合は、Ｎゲート接合
の埋込低抵抗層５１として機能するものである。これら
の接合が、島３０表面に露出する部分は、安定性及び以
下に述べる様な理由を目的として表面絶縁（保護）膜６
で覆われている。表面絶縁膜６の材質としては、一般に
５ｉｆ２．５ｉｓＮａ、これらの積層膜、あるいは複合
膜（例えば、オキシナイトライド。
中に複数個設けられていることが１つの特徴である。第
１図でｒｒｉ簡略化のため、ただ１個のみが図示されて
いる。なお、この基板の形成法としては、例えば、公知
の技術（例えば特公昭４１−１６０７０７号公報）全利
用し得るものである。島３中には、イオン注入法、熱拡
散法などを用いて不純物が添加され、ＰＮ接合４又はＨ
Ｌ接合５が形成さｎる。第１図はＰＮＰＮ素子であり、
複数のＰＮ接合及び１個のｉ（Ｌ接合を有する。これら
のＰＮ接合は、アノード接合４１．Ｐゲート接合４２．
カソード接合４３として、又ＨＬ接合は、Ｎゲート接合
の埋込低抵抗層５１として機能するものである。これら
の接合が、島３０表面に露出する部分は、安定性及び以
下に述べる様な理由を目的として表面絶縁（保護）膜６
で覆われている。表面絶縁膜６の材質としては、一般に
５ｉｆ２．５ｉｓＮａ、これらの積層膜、あるいは複合
膜（例えば、オキシナイトライド。
ＳｉＯｘＮｙ ）が用いられる。表面絶縁膜６の一部は
選択的に除去され、コンタクト窓７として機能し、電気
的な信号の伝達経路である電極８が接続される。８は接
続された箇所ｐｃ ｘ、す、アノード電極８１．Ｐゲー
ト電極８２．カソード電極羽。
選択的に除去され、コンタクト窓７として機能し、電気
的な信号の伝達経路である電極８が接続される。８は接
続された箇所ｐｃ ｘ、す、アノード電極８１．Ｐゲー
ト電極８２．カソード電極羽。
Ｎゲート電極８４と称される。１Ｊｌｃ ＋ これらの
うち他の素子との電気的な接続のため、轟音横切って敷
設さｎたものを配置８５と称して区別する。
うち他の素子との電気的な接続のため、轟音横切って敷
設さｎたものを配置８５と称して区別する。
対象としている高耐圧素子の特徴的な構造は、電極８１
，８２．８３等會コンタクト窓７．ｃり張り出させしめ
、さらにはＰＮ接合４が設けられた領域エリ広い面積に
わたって電極８を設けていることにあり、これ全通常フ
ィールドプレート電極と称する。以下のｉじ述ではアノ
ード電極のそＴ′Ｌをアノードフィールドプレート８０
１ 、 Ｐゲート電極のそれ’ｋＰゲートフィールドプ
レー）８０２；カソード電極のそれをカソードフィール
ドプレー ト８０３と呼ぶ。これらフィールドプレート
電極は第１図に示す様に表面絶縁膜６の膜厚に局部的な
差全設け、その上に敷設することで高耐圧特性の実現を
可能ならしめる。この構造會単体のダイオードに適用し
た例としては、文献（Ｆ、 Ｃ０ＮＴｌらが５ｏｌｉｄ
−５ｔａｔｅ ＥｌｅｃｔｒｏｎｉｃｓＶｏｌ、１５
ｐ、９３１９７２ ） ｉｃ、又、単一の接合に対す
る解析としては発明者らが雷１子通信学会電子デバイス
研究会に文献（ＥＤ ８２−６ ｐ、 ３９１９８２
）で報告した例が知られている。
，８２．８３等會コンタクト窓７．ｃり張り出させしめ
、さらにはＰＮ接合４が設けられた領域エリ広い面積に
わたって電極８を設けていることにあり、これ全通常フ
ィールドプレート電極と称する。以下のｉじ述ではアノ
ード電極のそＴ′Ｌをアノードフィールドプレート８０
１ 、 Ｐゲート電極のそれ’ｋＰゲートフィールドプ
レー）８０２；カソード電極のそれをカソードフィール
ドプレー ト８０３と呼ぶ。これらフィールドプレート
電極は第１図に示す様に表面絶縁膜６の膜厚に局部的な
差全設け、その上に敷設することで高耐圧特性の実現を
可能ならしめる。この構造會単体のダイオードに適用し
た例としては、文献（Ｆ、 Ｃ０ＮＴｌらが５ｏｌｉｄ
−５ｔａｔｅ ＥｌｅｃｔｒｏｎｉｃｓＶｏｌ、１５
ｐ、９３１９７２ ） ｉｃ、又、単一の接合に対す
る解析としては発明者らが雷１子通信学会電子デバイス
研究会に文献（ＥＤ ８２−６ ｐ、 ３９１９８２
）で報告した例が知られている。
これらの報告に示された構造は高耐圧特性を実現する上
である程度は有効であった。その理由は以下の如きもの
である。第１図のアノード接合４１又はＰゲート接合Ｃ
の接合が印加された電圧にエリ逆バイアスされ、いわゆ
る空乏層９がいずれかの接合に生ずる。第１図の例では
アノード接合に生じたとし、その概略會一点鎖勝て示し
た。この空乏層内で電界が年中する領域としては島３中
の空乏層がのびる領域、いわゆるコレクタポケツ） １
０の不純物濃度ケ充分下げ、その厚さく第１図において
は縦方向の長さ）ケ増すことで、いわゆる■拡散のコー
ナ部９１．■表面絶縁膜６のステップ部直下９２．０フ
ィールドプレート先端部直下９３．及び０埋込低抵抗層
５１の近傍９４の近傍に限定することができる。これら
、■〜◎の電界集中會防ぐためＶＣは表面絶縁膜６の膜
厚に変化（以下、電極８の１の薄い部分のそれをＴ、、
厚い部分のそれ’ｆ Ｔｚとする）奮与えることが重要
である。厚い方の値であるＴ２ｉｑｈ配線邪の′＃ｌｔ
位によって、埋込低抵抗層５１の近傍に生ずる電界集中
を弱める必委上、その下限が制限される。例えば発明者
らの天険に↓れば、５１の表面不純物濃度がＩ Ｘ １
０ ”６ｎ−”の場合、配線ｓｓノ電位−１００Ｖ′、
−２００Ｖ、 −３００Ｖ。
である程度は有効であった。その理由は以下の如きもの
である。第１図のアノード接合４１又はＰゲート接合Ｃ
の接合が印加された電圧にエリ逆バイアスされ、いわゆ
る空乏層９がいずれかの接合に生ずる。第１図の例では
アノード接合に生じたとし、その概略會一点鎖勝て示し
た。この空乏層内で電界が年中する領域としては島３中
の空乏層がのびる領域、いわゆるコレクタポケツ） １
０の不純物濃度ケ充分下げ、その厚さく第１図において
は縦方向の長さ）ケ増すことで、いわゆる■拡散のコー
ナ部９１．■表面絶縁膜６のステップ部直下９２．０フ
ィールドプレート先端部直下９３．及び０埋込低抵抗層
５１の近傍９４の近傍に限定することができる。これら
、■〜◎の電界集中會防ぐためＶＣは表面絶縁膜６の膜
厚に変化（以下、電極８の１の薄い部分のそれをＴ、、
厚い部分のそれ’ｆ Ｔｚとする）奮与えることが重要
である。厚い方の値であるＴ２ｉｑｈ配線邪の′＃ｌｔ
位によって、埋込低抵抗層５１の近傍に生ずる電界集中
を弱める必委上、その下限が制限される。例えば発明者
らの天険に↓れば、５１の表面不純物濃度がＩ Ｘ １
０ ”６ｎ−”の場合、配線ｓｓノ電位−１００Ｖ′、
−２００Ｖ、 −３００Ｖ。
−４００Ｖ、−５００Ｖに対して、それぞれ０．５ｐｍ
。
。
１．２μｍ 、 １．８ μｍ ＋ ２．５μｍ及び３
．３°μｍとなった。一方、Ｔ１とＴ２の段差が生ずる
部位においても電界の集中が生じ、Ｔ１とＴ、の膜厚差
が１．５μｍ全超えるとなだｎ降伏につながる電界の集
中が９２の部位に生じていた。従って、例えば−４００
Ｖ以上の耐圧に対してはＴ、の厚さとして約１μｍがそ
の下限となる。
．３°μｍとなった。一方、Ｔ１とＴ２の段差が生ずる
部位においても電界の集中が生じ、Ｔ１とＴ、の膜厚差
が１．５μｍ全超えるとなだｎ降伏につながる電界の集
中が９２の部位に生じていた。従って、例えば−４００
Ｖ以上の耐圧に対してはＴ、の厚さとして約１μｍがそ
の下限となる。
しかるに、Ｔ１の厚さは、先の文献（、Ｆ、 Ｃ０ＮＴ
ｌ及び発明者らの報告）からも胡らかな様に、拡散のコ
ーナ部９１の電界低減に影響するためアノード接合４１
及びＰゲート接合招の接合深さケ浅くする程、薄く設定
する必要があった。ところが％ ＴＩの下限は先の様な
理由で制限されていたため、一定の耐圧に対して使用し
得る接合深さに制限が生じていた。上ｉじの様に耐圧が
４００ｖならばＴ１の値は１μｍとなり、この時許容さ
れる接合深さとしては３μｍ程度が一般的である。この
様に、従来構造においてはその構造に起因する本質的な
制限が存在し、数白゛Ｖ以上の耐圧に対しては接合深さ
葡浅くすることができず、集積度の低下、プロセスの長
時間化、素子特性の低下と言った問題を持っていた。
ｌ及び発明者らの報告）からも胡らかな様に、拡散のコ
ーナ部９１の電界低減に影響するためアノード接合４１
及びＰゲート接合招の接合深さケ浅くする程、薄く設定
する必要があった。ところが％ ＴＩの下限は先の様な
理由で制限されていたため、一定の耐圧に対して使用し
得る接合深さに制限が生じていた。上ｉじの様に耐圧が
４００ｖならばＴ１の値は１μｍとなり、この時許容さ
れる接合深さとしては３μｍ程度が一般的である。この
様に、従来構造においてはその構造に起因する本質的な
制限が存在し、数白゛Ｖ以上の耐圧に対しては接合深さ
葡浅くすることができず、集積度の低下、プロセスの長
時間化、素子特性の低下と言った問題を持っていた。
（発明の目的）
本発明に、上６ピの欠点紮改昏するために提案さ′ｉ１
．たもので、高耐圧特性葡必費とする集積化素子に対し
て、高耐圧でかつ、品性１１ヒ特性ｋＥＪ能とし、さら
には高集積度′４！ｉ性ヶもＤｌせ持たせる半導体装置
を提供することを目的とする。
．たもので、高耐圧特性葡必費とする集積化素子に対し
て、高耐圧でかつ、品性１１ヒ特性ｋＥＪ能とし、さら
には高集積度′４！ｉ性ヶもＤｌせ持たせる半導体装置
を提供することを目的とする。
（発明の構成）
上記の目的を達成するため１不発ツｊは複数の半導体素
子會含む半導体装置において、少なくとも１つのフィー
ルドグレート電愼及び埋込低抵抗層全方する素子が含ま
れており、少なくともこの素子の表面絶縁膜厚が、フィ
ールドプレート電極の下で、かつＰＮ接合の近傍では第
１の膜厚を、配線電極の下で、かつ埋込低抵抗層の近傍
では第２の膜厚ケ、配線電極の°トで、かつ埋込低抵抗
層とＰＮ接合のいずれからも離れた領域又は該フィール
ドブＶ−）電極の端部近傍では第３の膜厚を有し、これ
らの膜厚が第１゜第３．第２の順に厚くなっていること
を特徴とする高耐圧半導体装置ケ発明の費旨とするもの
である。
子會含む半導体装置において、少なくとも１つのフィー
ルドグレート電愼及び埋込低抵抗層全方する素子が含ま
れており、少なくともこの素子の表面絶縁膜厚が、フィ
ールドプレート電極の下で、かつＰＮ接合の近傍では第
１の膜厚を、配線電極の下で、かつ埋込低抵抗層の近傍
では第２の膜厚ケ、配線電極の°トで、かつ埋込低抵抗
層とＰＮ接合のいずれからも離れた領域又は該フィール
ドブＶ−）電極の端部近傍では第３の膜厚を有し、これ
らの膜厚が第１゜第３．第２の順に厚くなっていること
を特徴とする高耐圧半導体装置ケ発明の費旨とするもの
である。
次に本発明の実施例ｒ添付図面について説明する。なお
実施例は一つの例示であって、本発明の精神を逸脱しな
い範囲で、種々の変更あるいは改良を行いうろことに言
うまでもない。
実施例は一つの例示であって、本発明の精神を逸脱しな
い範囲で、種々の変更あるいは改良を行いうろことに言
うまでもない。
第２図は本発明の実施例であって、従来例と同様、ＰＮ
ＰＮ素子の断面構造ケ示したものである。本発明の特徴
は、図示した如く、アノードフィールドプレート８０１
、 Ｐゲートフィールドブン−ト８０２．カソードフ
イールドフ”レート８０３等及び配線８５の下に少々く
とも３種類の膜厚が存在することである。以下に述べる
本発明の主旨から明らかな様に、最も薄い膜厚Ｔはフィ
ールドブｖ−１−の下、ＰＮ接合の近傍に設足され、最
も厚い膜厚Ｔ３は埋込低抵抗層５１の上、配線部の下に
設定される。ただし、Ｎゲートのコンタクト部分は配線
が横切ることはないので、必ずしもＴ３とする必要にな
い。両者の中間の厚さＴ２はフィル−ドブレート８０１
、８０２ 、８０３等の先端部直下に設定される。尚
、配ｌｊｌ ８５の下にもＴ２の厚さが設足されている
ことに注意が必要である。このＴ２の値が設足さｆ＋、
るのｒＪ１埋込低抵抗層の近傍とＰＮ接合の近傍の中間
である。
ＰＮ素子の断面構造ケ示したものである。本発明の特徴
は、図示した如く、アノードフィールドプレート８０１
、 Ｐゲートフィールドブン−ト８０２．カソードフ
イールドフ”レート８０３等及び配線８５の下に少々く
とも３種類の膜厚が存在することである。以下に述べる
本発明の主旨から明らかな様に、最も薄い膜厚Ｔはフィ
ールドブｖ−１−の下、ＰＮ接合の近傍に設足され、最
も厚い膜厚Ｔ３は埋込低抵抗層５１の上、配線部の下に
設定される。ただし、Ｎゲートのコンタクト部分は配線
が横切ることはないので、必ずしもＴ３とする必要にな
い。両者の中間の厚さＴ２はフィル−ドブレート８０１
、８０２ 、８０３等の先端部直下に設定される。尚
、配ｌｊｌ ８５の下にもＴ２の厚さが設足されている
ことに注意が必要である。このＴ２の値が設足さｆ＋、
るのｒＪ１埋込低抵抗層の近傍とＰＮ接合の近傍の中間
である。
配線８５の下部にＴ２に有する表面絶縁膜６を設ける理
由は、フィールドプレート８０１ 、８０２及び８０３
と同様Ｔ２の厚さ全方する表面絶縁膜６上の配線８５食
フィールドプレート電極として機能させるためである。
由は、フィールドプレート８０１ 、８０２及び８０３
と同様Ｔ２の厚さ全方する表面絶縁膜６上の配線８５食
フィールドプレート電極として機能させるためである。
フィールドプレート８０１〜８０３の先端近傍における
電界集中は、その下に敷設された表面絶縁膜６の膜厚Ｔ
２によって制限さ几るため、フィールドプレートとして
機能させる配線部の一部分の下にも同一の膜厚′１２全
設定することが不可欠である。これについて、以下に説
明する。もし、第２図に示した配線８５の下の−の厚さ
を有する領域がｈ Ｔ８の膜厚を有すると、拡散のコー
ナ部９１における電界の集中が充分低減できず、又該領
域がＴ１の膜厚會有すると、埋込低抵抗層５１の近傍及
びＴ、からＴ２に表面絶縁層６の厚さが変化する領域の
近傍における電界の集中が充分、低減できず、いずれも
高耐圧特性を実現することは困難となる。発明者らにこ
の様々理由から、例えばＴ、として０．６μｍ、％とじ
て２μｍ、ＴＢとして３．５μｍの値全採用し、接合深
さ１．６μｍで、４００Ｖ’に超える高耐圧特性を実現
するなど好結果を得ている。
電界集中は、その下に敷設された表面絶縁膜６の膜厚Ｔ
２によって制限さ几るため、フィールドプレートとして
機能させる配線部の一部分の下にも同一の膜厚′１２全
設定することが不可欠である。これについて、以下に説
明する。もし、第２図に示した配線８５の下の−の厚さ
を有する領域がｈ Ｔ８の膜厚を有すると、拡散のコー
ナ部９１における電界の集中が充分低減できず、又該領
域がＴ１の膜厚會有すると、埋込低抵抗層５１の近傍及
びＴ、からＴ２に表面絶縁層６の厚さが変化する領域の
近傍における電界の集中が充分、低減できず、いずれも
高耐圧特性を実現することは困難となる。発明者らにこ
の様々理由から、例えばＴ、として０．６μｍ、％とじ
て２μｍ、ＴＢとして３．５μｍの値全採用し、接合深
さ１．６μｍで、４００Ｖ’に超える高耐圧特性を実現
するなど好結果を得ている。
次に％第２図に示したアノード接合４１及びＰゲート接
合４２等の高耐圧特性を有するＰＮ接合に対して、その
近傍の表面絶縁膜６の膜厚葡薄いＴ、に設定できる本発
明の別の効果について述べる。第２図の高耐圧素子はオ
ン状態の時、コレクタボケツ） １０はいわゆる二重直
入状態となり、多数の正孔、及び電子が充満している。
合４２等の高耐圧特性を有するＰＮ接合に対して、その
近傍の表面絶縁膜６の膜厚葡薄いＴ、に設定できる本発
明の別の効果について述べる。第２図の高耐圧素子はオ
ン状態の時、コレクタボケツ） １０はいわゆる二重直
入状態となり、多数の正孔、及び電子が充満している。
この素子全オフ状態に遷移させるためにはアノード接合
４１．Ｐゲニト接合４２及びカソード接合４３の接合全
通バイアスして、これらの二重注入状態全解消する必要
がある。これに対して、本発明は大＠な効果會発揮して
、高速のスイッチングをも可能とするものである。即ち
、本発明においてに、耐圧に応じて決するＴ３の値に対
して、Ｔ、といういわば遷移領域が存在する７こめ−Ｔ
＋に光分小さくすることが可能である。はて、オフ時に
はアノード接合４１．Ｐゲート接合４２．カソード接合
４３の接合の全てが逆バイアスされるため、第２図に示
した空乏層９と同様な空乏層がＰゲート接合４２の近傍
にも生ずる。この空乏層の厚さｄは、 但し、εｓ７．εＢｉＯ□、ε０ばそれぞれＳｉＯ比誘
電率、 ５ｉ０２の比誘電率、 ＵＩＣ空の誘電率は正
孔、又は電子の電荷 Ｎｃはコレクタポケットの不純物ａ度 Ｖはオフさせるため１ｌｔｌ令に〃１１えた電圧と表わ
されｈ Ｔｌが小さい程、綽ａｄは人となる。
４１．Ｐゲニト接合４２及びカソード接合４３の接合全
通バイアスして、これらの二重注入状態全解消する必要
がある。これに対して、本発明は大＠な効果會発揮して
、高速のスイッチングをも可能とするものである。即ち
、本発明においてに、耐圧に応じて決するＴ３の値に対
して、Ｔ、といういわば遷移領域が存在する７こめ−Ｔ
＋に光分小さくすることが可能である。はて、オフ時に
はアノード接合４１．Ｐゲート接合４２．カソード接合
４３の接合の全てが逆バイアスされるため、第２図に示
した空乏層９と同様な空乏層がＰゲート接合４２の近傍
にも生ずる。この空乏層の厚さｄは、 但し、εｓ７．εＢｉＯ□、ε０ばそれぞれＳｉＯ比誘
電率、 ５ｉ０２の比誘電率、 ＵＩＣ空の誘電率は正
孔、又は電子の電荷 Ｎｃはコレクタポケットの不純物ａ度 Ｖはオフさせるため１ｌｔｌ令に〃１１えた電圧と表わ
されｈ Ｔｌが小さい程、綽ａｄは人となる。
スイッチングに除しては空乏化さｎる領域が大な程、速
やかに二車注入状態が解消さ才］１、る。従つて、ＴＩ
’ｊり薄くできる本発明の方がｄを大とし、空乏化され
る領域を大きくできることからスイッチング速度が小と
疫ることは明白である。
やかに二車注入状態が解消さ才］１、る。従つて、ＴＩ
’ｊり薄くできる本発明の方がｄを大とし、空乏化され
る領域を大きくできることからスイッチング速度が小と
疫ることは明白である。
次に従来例と本発明とにおける空乏層の状態について説
明する。第３図面は従来例、第３図ＣＢ）は本発明の場
合葡示すもので、図中の符号は第１図及び第２図で用い
たものと同じである。
明する。第３図面は従来例、第３図ＣＢ）は本発明の場
合葡示すもので、図中の符号は第１図及び第２図で用い
たものと同じである。
なおこの結果はシミノージョン結果を示すもので、−５
５０Ｖ印加時の場合である。Ｐ＋拡散層４の濃度はｌＸ
ｌ０”（７）−３であり、Ｎ−１層の密度は３．２Ｘ
１０ ”ｃｍ−”である。９は空乏層會示す。第２図（
イ）において来１の電界強度は３ 、９６ Ｘ １０’
Ｖ／ｃｒｎ、米２の電界強度は６ 、０８ Ｘ １０
’ Ｖ ７ｃｍであり、第２図田）において米工の電界
強度は２．８４Ｘ１０″Ｖ／備、米２の電界強度は３
、２５ Ｘ １０’ Ｖ ／ｃｔｒｌでちゃ、この結果
から本発明は高耐圧に使用できることが判る。
５０Ｖ印加時の場合である。Ｐ＋拡散層４の濃度はｌＸ
ｌ０”（７）−３であり、Ｎ−１層の密度は３．２Ｘ
１０ ”ｃｍ−”である。９は空乏層會示す。第２図（
イ）において来１の電界強度は３ 、９６ Ｘ １０’
Ｖ／ｃｒｎ、米２の電界強度は６ 、０８ Ｘ １０
’ Ｖ ７ｃｍであり、第２図田）において米工の電界
強度は２．８４Ｘ１０″Ｖ／備、米２の電界強度は３
、２５ Ｘ １０’ Ｖ ／ｃｔｒｌでちゃ、この結果
から本発明は高耐圧に使用できることが判る。
さらに、本発明の別の効果として、高耐圧素子の接合深
さケ浅くできる点についても触れる。
さケ浅くできる点についても触れる。
通常のＩＣケースに許容さｎる５００．Ｖの耐圧につい
て考えた場合、Ｔ３としては約３．３μｍが必要である
。先に述べた様に、表面絶縁膜６の段差部で電界集中欠
生じさせない７こめＫｉｌ’ｌｌ、５μｍ程度の段差が
限界であることから、Ｔ２としては１．８μｍとなり、
同様にＴ１としては０．３μＦＩＺが下限となる。この
様な薄いＴ、が採用できれば拡散のコーナ部９１の電界
集中は、ｋとオ、アノ−（゛接合４１の接合深さがディ
ジタルＬＳＩ並みの１μｍ以下となっても光分緩和する
ことが可能である。
て考えた場合、Ｔ３としては約３．３μｍが必要である
。先に述べた様に、表面絶縁膜６の段差部で電界集中欠
生じさせない７こめＫｉｌ’ｌｌ、５μｍ程度の段差が
限界であることから、Ｔ２としては１．８μｍとなり、
同様にＴ１としては０．３μＦＩＺが下限となる。この
様な薄いＴ、が採用できれば拡散のコーナ部９１の電界
集中は、ｋとオ、アノ−（゛接合４１の接合深さがディ
ジタルＬＳＩ並みの１μｍ以下となっても光分緩和する
ことが可能である。
発明者らの実験によれば、０，５μｍのＴ、ＩＣ対して
、接合深さ０．５μ７ｎで５２０ｖの高耐圧′ｊ百件ケ
実現することが可能であった。この様ｖＣＣ分合深さケ
浅くすることが可能となれば、素子の高速動作。
、接合深さ０．５μ７ｎで５２０ｖの高耐圧′ｊ百件ケ
実現することが可能であった。この様ｖＣＣ分合深さケ
浅くすることが可能となれば、素子の高速動作。
占有面積の低減による集積度の同上が４υ１０できるも
のである。
のである。
尚、第２凶に示した、埋込低抵抗層５１の端部から計つ
ｆｃ Ｔ２とＴ３のステップ部までの距離ＬＸについて
若干の注意が必要であり、この点について以下に説明す
る。このＬｚｋ数μｍ以−トとすると光分が高耐圧特性
が得られず・１０μｍ ４Ｓｉ ｌ川とすると５００
Ｖ ’に超える高耐圧特性が得られる。この理由はＴ２
からＴ３［膜厚が変化する領域の直下において、等電位
面の曲がりを緩やかなものとし、その間隔全つめないこ
とが重要であるにもかかわらず、ＬＸが小さいと、等電
位面の変化が生ずるためである。この点から、塊として
はＴ２の厚さの数倍程度以上を取り、この部分の電界集
中會防ぐ必＊がおる。
ｆｃ Ｔ２とＴ３のステップ部までの距離ＬＸについて
若干の注意が必要であり、この点について以下に説明す
る。このＬｚｋ数μｍ以−トとすると光分が高耐圧特性
が得られず・１０μｍ ４Ｓｉ ｌ川とすると５００
Ｖ ’に超える高耐圧特性が得られる。この理由はＴ２
からＴ３［膜厚が変化する領域の直下において、等電位
面の曲がりを緩やかなものとし、その間隔全つめないこ
とが重要であるにもかかわらず、ＬＸが小さいと、等電
位面の変化が生ずるためである。この点から、塊として
はＴ２の厚さの数倍程度以上を取り、この部分の電界集
中會防ぐ必＊がおる。
なお厚さＴ、の表面絶縁膜は、配線電極の下で、かつ埋
込低抵抗層とＰＮ接合のいずれがらも離れた領域に設け
ても、又はフィールドプレート電極の端部近傍に設けて
も同様の効果を有する。
込低抵抗層とＰＮ接合のいずれがらも離れた領域に設け
ても、又はフィールドプレート電極の端部近傍に設けて
も同様の効果を有する。
（発明の効果〕
叙上のように、本発明に裏れば、フィールドグレート電
極の下と埋込低抵抗層上の絶縁膜について、その膜厚會
３種類に変化させているため、拡散のコーナ、酸化膜ス
テップ部直下、フィールドプレート先端及び埋込低抵抗
層の近傍の電界集中全効果的に抑えることが可能となる
。
極の下と埋込低抵抗層上の絶縁膜について、その膜厚會
３種類に変化させているため、拡散のコーナ、酸化膜ス
テップ部直下、フィールドプレート先端及び埋込低抵抗
層の近傍の電界集中全効果的に抑えることが可能となる
。
この結果、接合深さ全低耐圧のディジタルＬＳ’Ｉ並み
に浅くすることが可能となり、半導体素子の高速動作、
占有面積の低減による集積層の向上が期待できるなどの
効果を有する。
に浅くすることが可能となり、半導体素子の高速動作、
占有面積の低減による集積層の向上が期待できるなどの
効果を有する。
第１図は従来構造例の断面図、第２図は本発明の一実施
例の断面図、第３図は空乏層の状態を示す図面である。 ｌ・・・・・・支」キ基板 ２・・・・・・・・絶縁膜 ３・・・・・・・・島 ４・・・・・・ＰＮ接合 ４１ ・・・・・アノード接合 ４２ ・・・・・・Ｐゲート接合 ４３ ・・・・・カソード接合 ５・・・・・・・・ＨＬ接合 ５１ ・・・・・・埋込低抵抗層 ６・・・・・表面（保護少絶縁膜 ７・・・・・・・・コンタクト窓 ８・・・・・・・・′電極 ８１ ・・・・・アノード電極 ８２ ・・・・Ｐゲート電極 ８３ ・・・・・カソード電極 ８４ ・・・・・・Ｎゲート電極 ８５ ・・・・・・配線 ８０１・・・・・アノードフィールドプレート８０２・
・・・・・Ｐゲートフィールドグレート８０３・・・・
・・カソードフィールドプレート９・・・・・・・・・
空乏層 ９１ ・・・・・拡散のコーナ部
例の断面図、第３図は空乏層の状態を示す図面である。 ｌ・・・・・・支」キ基板 ２・・・・・・・・絶縁膜 ３・・・・・・・・島 ４・・・・・・ＰＮ接合 ４１ ・・・・・アノード接合 ４２ ・・・・・・Ｐゲート接合 ４３ ・・・・・カソード接合 ５・・・・・・・・ＨＬ接合 ５１ ・・・・・・埋込低抵抗層 ６・・・・・表面（保護少絶縁膜 ７・・・・・・・・コンタクト窓 ８・・・・・・・・′電極 ８１ ・・・・・アノード電極 ８２ ・・・・Ｐゲート電極 ８３ ・・・・・カソード電極 ８４ ・・・・・・Ｎゲート電極 ８５ ・・・・・・配線 ８０１・・・・・アノードフィールドプレート８０２・
・・・・・Ｐゲートフィールドグレート８０３・・・・
・・カソードフィールドプレート９・・・・・・・・・
空乏層 ９１ ・・・・・拡散のコーナ部
Claims (1)
- 複数の半導体素子２含む半導体装置において、少なくと
も１つのフィールドプレード電極及び埋込低抵抗層を有
する素子が含寸ｎて」９シ、少なくともこの素子の表面
絶縁膜厚が、フィールドプレート電゛極の下で、かつＰ
Ｎ接合の近傍では第１の膜厚會、配瀧電極の下で、かつ
埋込低抵抗層の近傍では第２の膜厚會、配腓電極の下で
、かつ埋込低抵抗層とＰＮ接合のいずれからも離れた領
域又は該フィールドプレート’ｔ［ｚ 極ｃｒ）端部近
傍では第３の膜厚會有し、こｒしらの膜厚が第１．第３
．第２の順に厚くなっていること全特徴とする高耐圧半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169466A JPS6062156A (ja) | 1983-09-16 | 1983-09-16 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169466A JPS6062156A (ja) | 1983-09-16 | 1983-09-16 | 高耐圧半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6062156A true JPS6062156A (ja) | 1985-04-10 |
Family
ID=15887082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169466A Pending JPS6062156A (ja) | 1983-09-16 | 1983-09-16 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6062156A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568842A (en) * | 1979-07-04 | 1981-01-29 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit device |
-
1983
- 1983-09-16 JP JP58169466A patent/JPS6062156A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568842A (en) * | 1979-07-04 | 1981-01-29 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit device |
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