JPS6063787A - 電圧検出回路 - Google Patents
電圧検出回路Info
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- JPS6063787A JPS6063787A JP58172534A JP17253483A JPS6063787A JP S6063787 A JPS6063787 A JP S6063787A JP 58172534 A JP58172534 A JP 58172534A JP 17253483 A JP17253483 A JP 17253483A JP S6063787 A JPS6063787 A JP S6063787A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はＣＭＵＳ トランジスｐ２用いた電圧検出回路
に関する。
に関する。
現在、 ＣＭ（ＪＳスタティックメモリでは５通常ワー
ド線にポリシリコンが又、ディジット線にアルミニウム
がそれぞれ使われている。ところがポリシリコンの層抵
抗が高いため、ワード線ｔ“０“レベルから“１″レベ
ルに、又は″１″レベルから′０“レベルにするとき、
ワード線の駆動トランジスタに近い部分の電位は短時間
で電源ＶＤＤの電圧値（′＃Ｌ圧値會ｖＤＤとする。）
になるが、上記駆動トランジスタから遠い部分の電位が
ＶＤＤになるには長時間金製する。そこでセンスアンプ
をダイナミック梨で構成する場合、動作を罹災に行なわ
せるため、ワード線の遠端が“１”レベルにな゛ってか
らＹ−デコーダの動作音開始し、ワード線の遠端が“０
“レベルになってからディジット線の充電全開始するよ
うダミーワード線の遠端の電圧検出回路が使われる。
ド線にポリシリコンが又、ディジット線にアルミニウム
がそれぞれ使われている。ところがポリシリコンの層抵
抗が高いため、ワード線ｔ“０“レベルから“１″レベ
ルに、又は″１″レベルから′０“レベルにするとき、
ワード線の駆動トランジスタに近い部分の電位は短時間
で電源ＶＤＤの電圧値（′＃Ｌ圧値會ｖＤＤとする。）
になるが、上記駆動トランジスタから遠い部分の電位が
ＶＤＤになるには長時間金製する。そこでセンスアンプ
をダイナミック梨で構成する場合、動作を罹災に行なわ
せるため、ワード線の遠端が“１”レベルにな゛ってか
らＹ−デコーダの動作音開始し、ワード線の遠端が“０
“レベルになってからディジット線の充電全開始するよ
うダミーワード線の遠端の電圧検出回路が使われる。
第１図は従来のダミーワード線の遠端の電圧検出回路の
ｍ個の回路図である。
ｍ個の回路図である。
第１図において、ｐチャンネルＭ（ＪＳ）ランジスタ（
以下、ｐＭＵｓＴという。）Ｑｔのト・ライ。
以下、ｐＭＵｓＴという。）Ｑｔのト・ライ。
を節点Ｎ、に、ゲート？ダミーワード線の遠端の信号で
あるダミーワード信号φｎｗに、ソースｋｍｌＶｎｐに
それぞれ接続し、ｎチャンネルＭ（ＪＳ）ランジスタ（
以下％ｎＭＵ８Ｔという。）Ｑ２のドＶイン？節点ＮＺ
に、グー１−ダミーワード信号φＤｗＶＣ，ンース奮接
地電位（以下、ＧＮＤという。）にそれぞれ接続し、ｐ
Ｍ（ＪＳＴＱｌとｎＭ（ＪＳＴＱ２ Ｔダミーワード信
号φＤｗ？入力、節点Ｎｌ ｋ出力とするインバータ回
路１？］ｌ−構成する。インノ（−夕回路１において、
ｐＭ（ＪＳＴＱｌとｎＭＵ８ＴＱｚの電流能力は同等で
ある。Ｉ）ＭＵＳＴＱ３のトンイン會節点Ｎ２に、ゲー
トｅ節点Ｎ１に、ソースを電源ＶＤＤにそれぞれ接続し
、ｎＭ（ＪＳＴＱｎのドＶイン七節点Ｎ２に、ゲートを
節点Ｎ１に、ソース＝ｌＧＮＤにそれぞれ接続し、コン
デンサーＣ１の一方を節点Ｎ２に、他方２ＧＮＤＶｃそ
れぞれ接続し、ｐＭ（Ｊ８ＴＱ。
あるダミーワード信号φｎｗに、ソースｋｍｌＶｎｐに
それぞれ接続し、ｎチャンネルＭ（ＪＳ）ランジスタ（
以下％ｎＭＵ８Ｔという。）Ｑ２のドＶイン？節点ＮＺ
に、グー１−ダミーワード信号φＤｗＶＣ，ンース奮接
地電位（以下、ＧＮＤという。）にそれぞれ接続し、ｐ
Ｍ（ＪＳＴＱｌとｎＭ（ＪＳＴＱ２ Ｔダミーワード信
号φＤｗ？入力、節点Ｎｌ ｋ出力とするインバータ回
路１？］ｌ−構成する。インノ（−夕回路１において、
ｐＭ（ＪＳＴＱｌとｎＭＵ８ＴＱｚの電流能力は同等で
ある。Ｉ）ＭＵＳＴＱ３のトンイン會節点Ｎ２に、ゲー
トｅ節点Ｎ１に、ソースを電源ＶＤＤにそれぞれ接続し
、ｎＭ（ＪＳＴＱｎのドＶイン七節点Ｎ２に、ゲートを
節点Ｎ１に、ソース＝ｌＧＮＤにそれぞれ接続し、コン
デンサーＣ１の一方を節点Ｎ２に、他方２ＧＮＤＶｃそ
れぞれ接続し、ｐＭ（Ｊ８ＴＱ。
のドレインを節点Ｎ３に、ゲート７節点Ｎ２に、ソース
全電源ＶＤＤにそれぞれ接続し、 ｎＭ（ＪＳＴＱｓの
ドＶイ／金節点Ｎ３に、ゲート７節点Ｎ２に。
全電源ＶＤＤにそれぞれ接続し、 ｎＭ（ＪＳＴＱｓの
ドＶイ／金節点Ｎ３に、ゲート７節点Ｎ２に。
ソースをＧＮＩ）にそれぞれ接続し、ｐＭＵｓＴＱａ。
Ｑ ５ 、 ｎ ＭＵ Ｓ ＴＱ４ 、 Ｑ ａとコン
デンサーＣ１で節点Ｎｓ ｋ入力１節点Ｎ３ ｋ出力と
するディレィ回路２を構成する。ｐ Ｍ（Ｊ Ｓ Ｔ
Ｑｙのドレイン？出力信号φＯＵＴに、ゲート全節点Ｎ
３に、ソース全電源ＶＤ１１１にそれぞれ接続し、ｎＭ
Ｏ８ＴＱｓのドレインを出力信号φ。ＵＴＫ、ゲート全
節点Ｎ３に、ソースをＧＮＤにそれぞれ接続し、ｐＭ（
Ｊ８ＴＱ７ 、ｎＭ（Ｊ８ＴＱＢで節点Ｎａ ｋ入力、
出力信号φ。ＵＴ’ｌｌ”出力とするインバータ回路３
を構成する。
デンサーＣ１で節点Ｎｓ ｋ入力１節点Ｎ３ ｋ出力と
するディレィ回路２を構成する。ｐ Ｍ（Ｊ Ｓ Ｔ
Ｑｙのドレイン？出力信号φＯＵＴに、ゲート全節点Ｎ
３に、ソース全電源ＶＤ１１１にそれぞれ接続し、ｎＭ
Ｏ８ＴＱｓのドレインを出力信号φ。ＵＴＫ、ゲート全
節点Ｎ３に、ソースをＧＮＤにそれぞれ接続し、ｐＭ（
Ｊ８ＴＱ７ 、ｎＭ（Ｊ８ＴＱＢで節点Ｎａ ｋ入力、
出力信号φ。ＵＴ’ｌｌ”出力とするインバータ回路３
を構成する。
次に第２図に示す動作タイミングチャートを用いて第１
図の動作全説明する。時刻ｔ□で、ダミーワード信号φ
ＤＷが“０“レベルから電位上昇を開始する。時刻ｔ２
で、ダミーワード信号φ。１がｎＭ（Ｊ８Ｔのしきい値
電圧（以下、 ＶＴＲという。）以上になると、インバ
ータ回路ｌ奮升して節点Ｎ、が“０“レベルになり、デ
ィレィ回路２とインバータ回路３ケ介して、ダミーワー
ド信号φａｗがＶＤＤになる時刻ｔ３から任意の時間後
の時刻１４で出力信号φ。ＬＩ？””””レベルになる
。一方時刻ｔ５でダミーワード信号φＤＷがＶＤＤから
電位降下を開始する。時刻ｔ６でｐＭＵｓＴのしきい値
電圧（以下、Ｖｒｐという。）としたと！、（ＶＤＤｉ
’Ｉｔｐ ｌ ）以下になると、インバータ回路１全
介して節点Ｎｌが“ｌ”レベルになり、ディレィ回路２
とインバータ回路３を介してダミーワード信号φＤＷが
Ｏｖになる時刻ｔ７から任意の時間後の時刻ｔ８で出力
信号φ。Ｕアが“０“レベルになる。
図の動作全説明する。時刻ｔ□で、ダミーワード信号φ
ＤＷが“０“レベルから電位上昇を開始する。時刻ｔ２
で、ダミーワード信号φ。１がｎＭ（Ｊ８Ｔのしきい値
電圧（以下、 ＶＴＲという。）以上になると、インバ
ータ回路ｌ奮升して節点Ｎ、が“０“レベルになり、デ
ィレィ回路２とインバータ回路３ケ介して、ダミーワー
ド信号φａｗがＶＤＤになる時刻ｔ３から任意の時間後
の時刻１４で出力信号φ。ＬＩ？””””レベルになる
。一方時刻ｔ５でダミーワード信号φＤＷがＶＤＤから
電位降下を開始する。時刻ｔ６でｐＭＵｓＴのしきい値
電圧（以下、Ｖｒｐという。）としたと！、（ＶＤＤｉ
’Ｉｔｐ ｌ ）以下になると、インバータ回路１全
介して節点Ｎｌが“ｌ”レベルになり、ディレィ回路２
とインバータ回路３を介してダミーワード信号φＤＷが
Ｏｖになる時刻ｔ７から任意の時間後の時刻ｔ８で出力
信号φ。Ｕアが“０“レベルになる。
以上の動作において、第２図の出力信号φ。ＵＴが“ｌ
“レベルになる時刻ｔ４ と“０”レベルになる時刻ｔ
８は、ダミーワード信号φｎｗがＶＤＤになる時刻ｔ３
及びＯｖになる時刻ｔ７に対し、それぞれ任意の遅延時
間ｔディ２４回路２で作っている。ところが、ダミーワ
ード信号φＤＷの波形はポリシリコン抵抗がプロセスの
バラツキで変化し。
“レベルになる時刻ｔ４ と“０”レベルになる時刻ｔ
８は、ダミーワード信号φｎｗがＶＤＤになる時刻ｔ３
及びＯｖになる時刻ｔ７に対し、それぞれ任意の遅延時
間ｔディ２４回路２で作っている。ところが、ダミーワ
ード信号φＤＷの波形はポリシリコン抵抗がプロセスの
バラツキで変化し。
ポリシリコン抵抗が小さくなると出力信号φＤＷの立上
り及び立下りが急になるので１時刻ｔ３と時刻ｔ４及び
時刻ｔ７と時刻ｔ８の時間差が大きくなシ、メモリーの
動作速度の損失になり、逆にポリシリコン抵抗が大きく
なると、出方信号φＤｗの立上り及び立下シが緩やかに
なるので５時刻ｔ３と時刻ｔ４及び時刻ｔ７と時刻ｔ８
の時間差が不足し、メモリーの安定動作が困難となる。
り及び立下りが急になるので１時刻ｔ３と時刻ｔ４及び
時刻ｔ７と時刻ｔ８の時間差が大きくなシ、メモリーの
動作速度の損失になり、逆にポリシリコン抵抗が大きく
なると、出方信号φＤｗの立上り及び立下シが緩やかに
なるので５時刻ｔ３と時刻ｔ４及び時刻ｔ７と時刻ｔ８
の時間差が不足し、メモリーの安定動作が困難となる。
すなわち、従来のダミーワード信号φＤＷの電圧検出回
路はダミーワード線に使われるポリシリコン抵抗の製造
バラツキに対し、第２図の時刻ｔ３と時刻ｔ４及び時刻
ｔ７ と時刻ｔ８の最適時間？正確に得られないという
欠点があっｆｃ。
路はダミーワード線に使われるポリシリコン抵抗の製造
バラツキに対し、第２図の時刻ｔ３と時刻ｔ４及び時刻
ｔ７ と時刻ｔ８の最適時間？正確に得られないという
欠点があっｆｃ。
本発明の目的は、上記欠点金除去する事により、ダミー
ワード線の遠端の電圧がｔ源電圧（ＶＤＤ ）及び接地
電位（（１’）になってから電圧検出回路の出力信号が
ｌ”レベル及び０“レベルになるまでの最適時間ケ正確
に得られるダミーワード線の遠端の電圧検出回路全提供
する事にある。
ワード線の遠端の電圧がｔ源電圧（ＶＤＤ ）及び接地
電位（（１’）になってから電圧検出回路の出力信号が
ｌ”レベル及び０“レベルになるまでの最適時間ケ正確
に得られるダミーワード線の遠端の電圧検出回路全提供
する事にある。
本第１の発明の電圧検出回路は、第１のインバータ回路
の入力全人力信号に出力金弟１の節点にそれぞれ接続し
、第２のインバータ回路の入力を前記入力信号に出力を
第２の節点にそれぞれ接続し、−導電型の第１の電界効
果トランジスタのドレインを第３の節点にゲート全前記
第１の節点にソースを第１の電源にそれぞれ接続し、逆
４電梨の第２の電界効果トランジスタのドレインを前記
第３の節点にグー１−前記第２の節点にソース金弟２の
電源にそれぞれ接続し、第３のインバータ回路の入力全
前記第３の節点に出力を出力信号にそれぞれ接続する事
から構成される。
の入力全人力信号に出力金弟１の節点にそれぞれ接続し
、第２のインバータ回路の入力を前記入力信号に出力を
第２の節点にそれぞれ接続し、−導電型の第１の電界効
果トランジスタのドレインを第３の節点にゲート全前記
第１の節点にソースを第１の電源にそれぞれ接続し、逆
４電梨の第２の電界効果トランジスタのドレインを前記
第３の節点にグー１−前記第２の節点にソース金弟２の
電源にそれぞれ接続し、第３のインバータ回路の入力全
前記第３の節点に出力を出力信号にそれぞれ接続する事
から構成される。
本第２の発明の電圧検出回路は、第１のインバータ回路
の入力を入力信号に出力を第１の節点にそれぞれ接続し
、第２のインバータ回路の入力音前記入力信号に出力を
第２の節点にそれぞれ接続し、−導電型の第１の電界効
果トランジスタのドレイン金弟３の節点にゲー）ｋ前記
第１の節点にソース會第１の電源にそれぞれ接続し、逆
導電壁の第２の電界効果トランジスタのドレイン全前記
第３の節点にゲー）１−前記第２の節点にソースを第２
の電源にそれぞれ接続し、第３のインバータ回路の入力
全前記第３の節点に出力全出力信号にそれぞれ接続し、
第４のインバータ回路の入力全前記出力信号に出力を前
記第３の節点にそれぞれ接続する事から構成される。
の入力を入力信号に出力を第１の節点にそれぞれ接続し
、第２のインバータ回路の入力音前記入力信号に出力を
第２の節点にそれぞれ接続し、−導電型の第１の電界効
果トランジスタのドレイン金弟３の節点にゲー）ｋ前記
第１の節点にソース會第１の電源にそれぞれ接続し、逆
導電壁の第２の電界効果トランジスタのドレイン全前記
第３の節点にゲー）１−前記第２の節点にソースを第２
の電源にそれぞれ接続し、第３のインバータ回路の入力
全前記第３の節点に出力全出力信号にそれぞれ接続し、
第４のインバータ回路の入力全前記出力信号に出力を前
記第３の節点にそれぞれ接続する事から構成される。
以下、本発明の実施例について図面ヲ診照して説明する
。
。
第３図は本第１の発明の一実施例金示す回路図である。
本笑施例は、ｐ ＭＵ Ｓ ＴＱｓｌ のドレイン全節
点Ｎ、ｌＫ、ゲート金ダミーワード信号φＤＷＫＳ ソ
ース會電源ＶＤＤにそれぞれ接続し、ｎＭＵｓＴＱａｚ
のドレイン全節点Ｎａｉに、ゲートをダミーワード信号
φＤＷに、ソース１ＧＮＤにそれぞれ接続し、ｐ Ｍ
（Ｊ Ｓ Ｔ Ｑ３１とｎ ＭＵ Ｓ Ｔ Ｑ３２ で
ダミーワード信号−タ回路としてのインバータ回路３１
ａ−構成する。
点Ｎ、ｌＫ、ゲート金ダミーワード信号φＤＷＫＳ ソ
ース會電源ＶＤＤにそれぞれ接続し、ｎＭＵｓＴＱａｚ
のドレイン全節点Ｎａｉに、ゲートをダミーワード信号
φＤＷに、ソース１ＧＮＤにそれぞれ接続し、ｐ Ｍ
（Ｊ Ｓ Ｔ Ｑ３１とｎ ＭＵ Ｓ Ｔ Ｑ３２ で
ダミーワード信号−タ回路としてのインバータ回路３１
ａ−構成する。
ｐ ＭＵ Ｓ Ｔ Ｑ３ｓのドレイン全節点Ｎ３２に、
ゲート？ダミーワード信号φＤＩＩＦに、ソースを電源
ＶＤＤにそれぞれ接続し、ｎＭＵｓＴＱｘｉのドレイン
を節点Ｎ３２に、ゲート全ダミーワード信号φＤｗＫ、
ソースをＧＮＤにそれぞれ接続し、ｐＭ（ＪＳＴＣＪｘ
ａとｎ ＭＵ Ｓ Ｔ Ｑ３４でダミーワード信号φＤ
Ｗを入力２節点Ｎ３２に出力とする第２のインバータ回
路としてのインバータ回路３２會構成する。ｐＭＵｓＴ
Ｑａｓのドレイン全節点Ｎ３３に、ゲートを節点Ｎ３１
に。
ゲート？ダミーワード信号φＤＩＩＦに、ソースを電源
ＶＤＤにそれぞれ接続し、ｎＭＵｓＴＱｘｉのドレイン
を節点Ｎ３２に、ゲート全ダミーワード信号φＤｗＫ、
ソースをＧＮＤにそれぞれ接続し、ｐＭ（ＪＳＴＣＪｘ
ａとｎ ＭＵ Ｓ Ｔ Ｑ３４でダミーワード信号φＤ
Ｗを入力２節点Ｎ３２に出力とする第２のインバータ回
路としてのインバータ回路３２會構成する。ｐＭＵｓＴ
Ｑａｓのドレイン全節点Ｎ３３に、ゲートを節点Ｎ３１
に。
：／−Ｘｉ電源ＶＤＤにそれぞれ接続し、ｎ Ｍ（Ｊ
８ Ｔ Ｑｓ６のドレイン全節点Ｎ３３に、ゲート金節
点Ｎ３２に。
８ Ｔ Ｑｓ６のドレイン全節点Ｎ３３に、ゲート金節
点Ｎ３２に。
ソース會ＧＮＤにそれぞれ接続し、ｐＭ（ＪＳＴＱｓｖ
のドレイン會出力信号φ。ＵＴ に、ゲートｉ節点Ｎ３
３にソースを電Ｗ、ＶｏＤにそれぞれ接続し、ｎＭｏ
８ Ｔ Ｑ、８ のドレイン紫出力信号φ。。ア に、
ゲートを節点Ｎ３３に、ソース１ＧＮＤにそれぞれ接続
し、ｐ Ｍ（Ｊ Ｓ Ｔ Ｑ３７とｎＭＯ８ＴＱｕ で
、節点Ｎｓ３に入力、出力信号φ。ｕＴ ｋ出力とする
第３のインバ事からなっている。
のドレイン會出力信号φ。ＵＴ に、ゲートｉ節点Ｎ３
３にソースを電Ｗ、ＶｏＤにそれぞれ接続し、ｎＭｏ
８ Ｔ Ｑ、８ のドレイン紫出力信号φ。。ア に、
ゲートを節点Ｎ３３に、ソース１ＧＮＤにそれぞれ接続
し、ｐ Ｍ（Ｊ Ｓ Ｔ Ｑ３７とｎＭＯ８ＴＱｕ で
、節点Ｎｓ３に入力、出力信号φ。ｕＴ ｋ出力とする
第３のインバ事からなっている。
なお、ここでｐ ＭＯＳ Ｔ Ｑｓｌの電流能力はｎＭ
（ＪＳ Ｔ Ｑ３２の電流能力より何倍も太きいものと
し。
（ＪＳ Ｔ Ｑ３２の電流能力より何倍も太きいものと
し。
又％ ｎＭＵｓＴＱａ４の電流能力はｐ ＭＵ Ｓ Ｔ
Ｑｓｓの電流能力より何倍も大きいものとし、インバ
ータ回路３１とインパーク回路３２０入力しきい値電圧
はお互に異なるものとする。
Ｑｓｓの電流能力より何倍も大きいものとし、インバ
ータ回路３１とインパーク回路３２０入力しきい値電圧
はお互に異なるものとする。
次に第４図に示す動作タイミングチャート音用いて本実
施例の動作音説明する。
施例の動作音説明する。
時刻ｔ３□でダミーワード信号φ、がＯＹから電位上昇
全開始し、時刻ｔ３□でダミーワード信号φＤｗがｖＴ
Ｎ以上になると、インバータ回路３２のｎ Ｍ（） Ｓ
Ｔ Ｑ３４がオンし、節点Ｎ３２が“０“レベルにな
りｎ ＭＵ Ｓ ＴＱ３６がオフする。インバータ回路
３１のｎ ＭＯＳ Ｔ Ｑ３２もオンするがＩ）ＭＵＳ
ＴＱ３１の電流能力がｎＭ（ＪＳＴＱｓｚのそれよシも
大きいため。
全開始し、時刻ｔ３□でダミーワード信号φＤｗがｖＴ
Ｎ以上になると、インバータ回路３２のｎ Ｍ（） Ｓ
Ｔ Ｑ３４がオンし、節点Ｎ３２が“０“レベルにな
りｎ ＭＵ Ｓ ＴＱ３６がオフする。インバータ回路
３１のｎ ＭＯＳ Ｔ Ｑ３２もオンするがＩ）ＭＵＳ
ＴＱ３１の電流能力がｎＭ（ＪＳＴＱｓｚのそれよシも
大きいため。
節点Ｎ３１は“１″レベルを維持する。
時刻”８Ｂでダミーワード信号φＤＷが（ＶＤＤ−ｌＶ
ｔｐ ｌ ） ＩＪ、上になるとインバータ回路３１の
ｐＭ（Ｊ Ｓ Ｔ Ｑ ａｌがオフし、節点Ｎ３１が“
０“レベルにな勺、ｐＭＵｓＴＱａｓがオンし、節点Ｎ
３３が“ｌ“レベルになシ、ダミーワード信号φＤＷが
ＶＤＤになる時刻”＋４から任意の時間後の時刻ｔ３５
で、出刃信号φ。ＵＴ が“０“レベルになる。
ｔｐ ｌ ） ＩＪ、上になるとインバータ回路３１の
ｐＭ（Ｊ Ｓ Ｔ Ｑ ａｌがオフし、節点Ｎ３１が“
０“レベルにな勺、ｐＭＵｓＴＱａｓがオンし、節点Ｎ
３３が“ｌ“レベルになシ、ダミーワード信号φＤＷが
ＶＤＤになる時刻”＋４から任意の時間後の時刻ｔ３５
で、出刃信号φ。ＵＴ が“０“レベルになる。
一方５時刻’３６でダミーワード信号φＤＷがＶＤＤか
ら電位降下？開始する。時刻ｔ３７でダミーワード信号
φｏｗが（ｖＤＤ−Ｉ ＶＴＰ ｌ ）以下になると。
ら電位降下？開始する。時刻ｔ３７でダミーワード信号
φｏｗが（ｖＤＤ−Ｉ ＶＴＰ ｌ ）以下になると。
インバータ回路３１のｐ Ｍ（Ｊ Ｓ Ｔ Ｑ３１がオ
ンして節点Ｎ３１力にｌ“レベルになりｐ ＭＯＳ Ｔ
Ｑ３５がオフする。インバータ回路３２のｐＭ（ＪＳ
ＴＱａｓもオンするがｎ ＭＵ Ｓ Ｔ Ｑ３４の電流
能力がｐＭ（ＪＳＴＱａｓのそれよシ何倍も大きいため
１節点Ｎ３２ Ｆｉ“０“レベル全維持する。
ンして節点Ｎ３１力にｌ“レベルになりｐ ＭＯＳ Ｔ
Ｑ３５がオフする。インバータ回路３２のｐＭ（ＪＳ
ＴＱａｓもオンするがｎ ＭＵ Ｓ Ｔ Ｑ３４の電流
能力がｐＭ（ＪＳＴＱａｓのそれよシ何倍も大きいため
１節点Ｎ３２ Ｆｉ“０“レベル全維持する。
時刻’３８で、ダミーワード信号φいがＶＴＮ以下にな
ると、インバータ回路３２のｎ ＭＵ Ｓ Ｔ Ｑ３４
がオフし１節点Ｎ３２が“１°レベルにな？）、ｎＭＵ
Ｓ Ｔ Ｑａｅ 、ｌり” ；オンし、節点Ｎ３３が“
０“レベルに、ｆｘす、ダミーワード信号φＤＷがｏＶ
になる時刻”３９から任意の時間後、時刻ｔ４０で出力
信号φ。ＵＴ が“１″レベルになる。
ると、インバータ回路３２のｎ ＭＵ Ｓ Ｔ Ｑ３４
がオフし１節点Ｎ３２が“１°レベルにな？）、ｎＭＵ
Ｓ Ｔ Ｑａｅ 、ｌり” ；オンし、節点Ｎ３３が“
０“レベルに、ｆｘす、ダミーワード信号φＤＷがｏＶ
になる時刻”３９から任意の時間後、時刻ｔ４０で出力
信号φ。ＵＴ が“１″レベルになる。
以上説明したように、本実施例においては、ダミーワー
ド線のポリシリコン抵抗が製造バラツキによって変化し
ても、ダミーワード信号φＤＷの立上り又は立下りの傾
斜の影響を受ける期間は、節点Ｎ３１の電位が“１“レ
ベルから“０”に変るル」間、すなわちダミーワード信
号φＤＷの電位が（Ｖｎａ−ｌ ＶＴＰ ｌ ）からＶ
ＤＤになるまでの期間及び節点Ｎ３２の電位が“０“レ
ベルから“１“レベルに変る期間、すなわちダミーワー
ド線信号φＤＷの電位がＶＴＮからＯｖになるまでの期
間しか影響しなくなる。従って本実施例によると、ダミ
ーワード信号φＤｗがＶＤＤ又はＯｖになって出力信号
φ。Ｕｌ が“０″レベル又は“１′″レベルになるま
での最適時間を正確に得る事ができる。
ド線のポリシリコン抵抗が製造バラツキによって変化し
ても、ダミーワード信号φＤＷの立上り又は立下りの傾
斜の影響を受ける期間は、節点Ｎ３１の電位が“１“レ
ベルから“０”に変るル」間、すなわちダミーワード信
号φＤＷの電位が（Ｖｎａ−ｌ ＶＴＰ ｌ ）からＶ
ＤＤになるまでの期間及び節点Ｎ３２の電位が“０“レ
ベルから“１“レベルに変る期間、すなわちダミーワー
ド線信号φＤＷの電位がＶＴＮからＯｖになるまでの期
間しか影響しなくなる。従って本実施例によると、ダミ
ーワード信号φＤｗがＶＤＤ又はＯｖになって出力信号
φ。Ｕｌ が“０″レベル又は“１′″レベルになるま
での最適時間を正確に得る事ができる。
第５図は本第２の発明の一実施例の回路図であるヮ
本実施例は第３図に示した本第１の発明の一実施例の回
路に、ｐＭＵｓＴＱａｓのドレイン會節点Ｎ３３に、ゲ
ート？出力信号φ。Ｕｌ Ｋ１ンース全電［ｊｖｎｎに
それぞれ接続し、ｎＭ（ＪＳＴＱａｏのドレイン奮節点
Ｎ３３に、ゲートを出力信号φ。ＵＴ Ｋ、ソース奮Ｇ
ＮＤにそれぞれ接続し、ｐ Ｍ（Ｊ Ｓ Ｔ Ｑａｅと
ｎＭＵｓＴＱ４ｏで出力信号φ。ＵＴ を入力、節点Ｎ
３３全出力とする第４のインバータ回路としてのインバ
ータ回路３４を付加した事からなっている。ここで、ｐ
ＭＵ ８ Ｔ Ｑ３９とｎ ＭＵ ８ ＴＱ４０の電
流能力はｐ Ｍ（Ｊ Ｓ Ｔ Ｑａｓとｎ Ｍ（Ｊ Ｓ
Ｔ Ｑａｓの電流能力より非常に小さいものとする。
路に、ｐＭＵｓＴＱａｓのドレイン會節点Ｎ３３に、ゲ
ート？出力信号φ。Ｕｌ Ｋ１ンース全電［ｊｖｎｎに
それぞれ接続し、ｎＭ（ＪＳＴＱａｏのドレイン奮節点
Ｎ３３に、ゲートを出力信号φ。ＵＴ Ｋ、ソース奮Ｇ
ＮＤにそれぞれ接続し、ｐ Ｍ（Ｊ Ｓ Ｔ Ｑａｅと
ｎＭＵｓＴＱ４ｏで出力信号φ。ＵＴ を入力、節点Ｎ
３３全出力とする第４のインバータ回路としてのインバ
ータ回路３４を付加した事からなっている。ここで、ｐ
ＭＵ ８ Ｔ Ｑ３９とｎ ＭＵ ８ ＴＱ４０の電
流能力はｐ Ｍ（Ｊ Ｓ Ｔ Ｑａｓとｎ Ｍ（Ｊ Ｓ
Ｔ Ｑａｓの電流能力より非常に小さいものとする。
本実施例の動作は、第３図に示した本第１の発明の一実
施例の回路と同じであシ、その異なる点は、第３図の回
路において時刻ｔ３□から時刻ｔ３３及び時刻’３７か
ら時刻’３８の期間、ｐＭ（ＪＳＴＱａｓとｎ Ｍ（Ｊ
Ｓ Ｔ Ｑａｅは共にオフしてお９５節点Ｎ３３はハ
イインピーダンス状態にあるが、本実施例においては、
インパーク回路３３とインパーク回路３４とはフリップ
７０・ノブ會構成するので１節点Ｎ３３はＶＤＤ又はＧ
ＮＤに維持される事である。なおインバータ回路３４の
電流能力２ ｐ Ｍ（Ｊ Ｓ Ｔ Ｑａｓとｎ ＭＵ
Ｓ Ｔ Ｑａｅのそれよシ小さくしであるので。
施例の回路と同じであシ、その異なる点は、第３図の回
路において時刻ｔ３□から時刻ｔ３３及び時刻’３７か
ら時刻’３８の期間、ｐＭ（ＪＳＴＱａｓとｎ Ｍ（Ｊ
Ｓ Ｔ Ｑａｅは共にオフしてお９５節点Ｎ３３はハ
イインピーダンス状態にあるが、本実施例においては、
インパーク回路３３とインパーク回路３４とはフリップ
７０・ノブ會構成するので１節点Ｎ３３はＶＤＤ又はＧ
ＮＤに維持される事である。なおインバータ回路３４の
電流能力２ ｐ Ｍ（Ｊ Ｓ Ｔ Ｑａｓとｎ ＭＵ
Ｓ Ｔ Ｑａｅのそれよシ小さくしであるので。
インバータ回路３４の付加によシ本来の動作が影響され
る事はない。
る事はない。
従って本芙施例によると、不安定動作の恐れがあるハイ
インピーダンス状態がなくなるので、よシ安定に動作す
る電圧検出回路を得る事ができる。
インピーダンス状態がなくなるので、よシ安定に動作す
る電圧検出回路を得る事ができる。
以上、詳細に説明したとおシ５本発明の電圧検出回路は
、上記の構成からなっているのでダミーワード線のポリ
シリコン抵抗が製造バラツキによって変化しても、ダミ
ーワード信号φＤＷの電位が（Ｖｐｎ−Ｉ ＶＴＰ ｌ
） カラＶｏｏｌテ又ｕＶｒｍカラＯＶ迄の期間のみ
しか影響しないため、ダミーワード信号φＤＷがＶＤＤ
又はＯｖになって出力信号φ。７が“０“レベル又は“
ｌ“レベルになるまでの最適時間が正確に得られるとい
う効果を有している。
、上記の構成からなっているのでダミーワード線のポリ
シリコン抵抗が製造バラツキによって変化しても、ダミ
ーワード信号φＤＷの電位が（Ｖｐｎ−Ｉ ＶＴＰ ｌ
） カラＶｏｏｌテ又ｕＶｒｍカラＯＶ迄の期間のみ
しか影響しないため、ダミーワード信号φＤＷがＶＤＤ
又はＯｖになって出力信号φ。７が“０“レベル又は“
ｌ“レベルになるまでの最適時間が正確に得られるとい
う効果を有している。
第１図は従来の電圧検出回路の一例の回路図。
第２図はその動作タイミングチャート、第３図は本第１
の発明の一実施例の回路図、第４図はその動作タイミン
グチャート、第５図は本第２の発明の一実施例の回路図
である。 ｌ・・・・・・インバータ回路、２・・・・・・ディレ
ィ回路、３・・・・・・インバータ回路、３１，３２，
３３．３４・・・・・・インバータ回路 Ｃ１・・・・
・・コンデンサ、Ｎｌ〜Ｎ、、Ｎ３１〜Ｎ３３°°°゛
°°節点Ｔｈ Ｑｌｌ Ｑｌｌ Ｑ５１ Ｑ７１Ｑ３１
＃ Ｑｌｌ１ Ｑ３５１ Ｑ３７＋ Ｑ１０・會・−・
ｐチャネルＭ（ＪＳトランジスタ＋ Ｑ２１ Ｑ４１
Ｑｌｌｌ Ｑ８． Ｑ３２． Ｑ３４１Ｑ３６１ Ｑ３
８１ Ｑ１０ −・−−−−ｎ ｆａ（ネルＭＯ８）
２ンジスタ、ｖＤＤ・・・・・・を源、φＤＷ・・・・
・・ダミーワード信号。 φＯＵＴ ｌ φＯＵＴ ・・・・・・出方信号。 事１田 峯２図 ２ ！＋３回 第４−侶
の発明の一実施例の回路図、第４図はその動作タイミン
グチャート、第５図は本第２の発明の一実施例の回路図
である。 ｌ・・・・・・インバータ回路、２・・・・・・ディレ
ィ回路、３・・・・・・インバータ回路、３１，３２，
３３．３４・・・・・・インバータ回路 Ｃ１・・・・
・・コンデンサ、Ｎｌ〜Ｎ、、Ｎ３１〜Ｎ３３°°°゛
°°節点Ｔｈ Ｑｌｌ Ｑｌｌ Ｑ５１ Ｑ７１Ｑ３１
＃ Ｑｌｌ１ Ｑ３５１ Ｑ３７＋ Ｑ１０・會・−・
ｐチャネルＭ（ＪＳトランジスタ＋ Ｑ２１ Ｑ４１
Ｑｌｌｌ Ｑ８． Ｑ３２． Ｑ３４１Ｑ３６１ Ｑ３
８１ Ｑ１０ −・−−−−ｎ ｆａ（ネルＭＯ８）
２ンジスタ、ｖＤＤ・・・・・・を源、φＤＷ・・・・
・・ダミーワード信号。 φＯＵＴ ｌ φＯＵＴ ・・・・・・出方信号。 事１田 峯２図 ２ ！＋３回 第４−侶
Claims (1)
- （１）第１のインバータ回路の入力を入力信号に出力を
第１の節点にそれぞれ接続し、第２のインバータ回路の
入力全前記入力信号に出力金弟２の節点にそれぞれ接続
し、−導電型の第１の電界効果トランジスタのドレイン
金弟３の節点にグー）ｆ前記第１の節点にソースを第１
の電源にそれぞれ接続し、逆導を蟹の第２の電界効果
（：トランジスタのドレイ／を前記第３の節点にゲート
ヲ前記第２の節点にソースを第２の電源にそれぞれ接続
し、第３のインバータ回路の入力を前記第３の節点に出
力を出力信号にそれぞれ （４接続する事を特徴とする
電圧検出回路。 （り 第１のインバータ回路の入力を入力信号に出バー
タ回路の入力全前記入力信号に出力金弟２の節点にそれ
ぞれ接続し、−導電型の第１の電界効果トランジスタの
ドレイン金弟３の節点にゲートを前記第１の節点にソー
ス金弟１の電源にそれぞれ接続し、逆導電梨の第２の電
界効果トランジスタのドレインを前記第３の節点にゲ−
）ｔ−前記第２の節点にソース金弟２の電源にそれぞれ
接続し、第３のインバータ回路の入力？前記第３の節点
に出力を出力信号にそれぞれ接続し、第４のインバータ
回路の入力全前記出力信号に出力を前記第３の節点にそ
れぞれ接続する裏金特徴とする電圧検出回路。 、）第２のインバータ回路の入力しきい値電圧は第１の
インバータ回路の入力しきい値電圧と異なる事からなる
特許請求の範囲第（１）項あるいは第（２）項記載の電
圧検出回路。 ） 第４のインバータ回路の電流能力は一導電我の第１
の電界効果トランジスタ及び逆導電型の第２の電界効果
トランジスタの電流能力より小圧挨出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172534A JPS6063787A (ja) | 1983-09-19 | 1983-09-19 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172534A JPS6063787A (ja) | 1983-09-19 | 1983-09-19 | 電圧検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6063787A true JPS6063787A (ja) | 1985-04-12 |
Family
ID=15943686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58172534A Pending JPS6063787A (ja) | 1983-09-19 | 1983-09-19 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063787A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5060174A (ja) * | 1973-09-26 | 1975-05-23 |
-
1983
- 1983-09-19 JP JP58172534A patent/JPS6063787A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5060174A (ja) * | 1973-09-26 | 1975-05-23 |
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