JPS6065611A - 遅延線 - Google Patents
遅延線Info
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- JPS6065611A JPS6065611A JP58172964A JP17296483A JPS6065611A JP S6065611 A JPS6065611 A JP S6065611A JP 58172964 A JP58172964 A JP 58172964A JP 17296483 A JP17296483 A JP 17296483A JP S6065611 A JPS6065611 A JP S6065611A
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- Japan
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- switch
- capacitor
- voltage
- output
- amplifier
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、信号遅延線に係り、特に算積回路（ＩＣ）化
を容易とするトランスバーサルフィルタの構成に好適な
タップ付き遅延線に関するものである。
を容易とするトランスバーサルフィルタの構成に好適な
タップ付き遅延線に関するものである。
第１図は従来の遅延線を示す回路図である。
第１図において、Ｓａｔ 、 Ｓｏ２．５ｏｚ 、 Ｓ
ｏ４．５ｏｓＳＯ６はそれぞれスイッチ、 Ｃｏ＋ 、
（１’０２ 、 Ｃｏｓ 、 Ｃｏ４はそれぞれキャ
パシタ、ＡＨ、Ａ、２はそれぞれ増幅器、Ａは信号入力
端子、Ｂ、Ｃはそれぞれ出力端子である。
ｏ４．５ｏｓＳＯ６はそれぞれスイッチ、 Ｃｏ＋ 、
（１’０２ 、 Ｃｏｓ 、 Ｃｏ４はそれぞれキャ
パシタ、ＡＨ、Ａ、２はそれぞれ増幅器、Ａは信号入力
端子、Ｂ、Ｃはそれぞれ出力端子である。
第２図は第１図における各スイッチのスイッチングタイ
ムチャートと入力端子Ａと出力端子Ｂ、Ｃにおける信号
波形を示す波形図である。
ムチャートと入力端子Ａと出力端子Ｂ、Ｃにおける信号
波形を示す波形図である。
第２図において、（ａ）はスイツチ５ｏ＋ 、 Ｓｏｓ
、 Ｓｏｓのスイッチング状態、 （Ａ）はスイッチ
５ｏ２． Ｓｏ４゜ＳＯ６のスイッチング状態、（Ｃ）
は入力端子Ａに加わる電圧波形、（ｄ）は出力端子Ｂに
現われる電圧波形、（ｅ）は出力端子Ｃに現われる電圧
波形である。
、 Ｓｏｓのスイッチング状態、 （Ａ）はスイッチ
５ｏ２． Ｓｏ４゜ＳＯ６のスイッチング状態、（Ｃ）
は入力端子Ａに加わる電圧波形、（ｄ）は出力端子Ｂに
現われる電圧波形、（ｅ）は出力端子Ｃに現われる電圧
波形である。
以下、この従来例について動作説明をする。
スイッチ５ｏ＋ 、 ５ｏ３． Ｓｏｓは第２図（α）
、スイッチＳｏ２． Ｓｂ２．５ｏａは第２図（Ａ）に
示す様ニスイツチング動作を行ない、スイッチングの周
期はＴである。今、スイッチＳｏｔ 、 Ｓｏｓ 、
Ｓｏｓが導通状態（０，Ｎ ） 、スイッチＳｏ２．
Ｓｂ２． Ｓｂ２が非導通状態（ＯＦＦ）であるとする
。この状態では入力端子Ａには前段の遅延出力電圧が加
わりキャパシタｃｏ ＋に該遅延出力電圧情報を蓄積し
、。
、スイッチＳｏ２． Ｓｂ２．５ｏａは第２図（Ａ）に
示す様ニスイツチング動作を行ない、スイッチングの周
期はＴである。今、スイッチＳｏｔ 、 Ｓｏｓ 、
Ｓｏｓが導通状態（０，Ｎ ） 、スイッチＳｏ２．
Ｓｂ２． Ｓｂ２が非導通状態（ＯＦＦ）であるとする
。この状態では入力端子Ａには前段の遅延出力電圧が加
わりキャパシタｃｏ ＋に該遅延出力電圧情報を蓄積し
、。
またキャパシタＣＯ２では該キャパシタＣＯ２に蓄積さ
れていた電圧情報がリセットされる。さらに、キャパシ
タＣｏｓは増幅器Ａ Ｉ ２の反転入力端子に接続され
、キャパシタＣｏ４の両端に出力電圧が加わり該出力電
圧情報がキャパシタＣｏａに蓄積される。次に、スイ、
ノチＳｏ＋ 、 Ｓｏｓ 、 Ｓｏｓが非導通状態、ス
イッチ５ｏ２．−５ｏａ 、 Ｓｂ２が導通状態になる
。前段の出力電圧情報を蓄積したキャパシタＣＯ１は増
幅器Ａ１１ の反転入力端子に持続されキャパシタ（１
’（＋２の両端に出力電圧が加わり該出力電圧情報がキ
ャパシタＣＯ２に蓄積され、キャパシタＣｏｓは増幅器
ＡＨの出力端子に持続されキャパシタＣＯ２に蓄積され
た電圧情報に比例した電圧情報を蓄積する。また、キャ
パシタＣｏ４では蓄積されていた電圧情報かりセットさ
れる。次に再び、スイッチＳｏｔ 、 Ｓｏｓ 、Ｓｏ
ｓ・が導通状態、スイッチ、”；Ｃ２，Ｓ（＋４ 、
Ｓｂ２が非導通状態になり、同様の動作が繰り返される
。
れていた電圧情報がリセットされる。さらに、キャパシ
タＣｏｓは増幅器Ａ Ｉ ２の反転入力端子に接続され
、キャパシタＣｏ４の両端に出力電圧が加わり該出力電
圧情報がキャパシタＣｏａに蓄積される。次に、スイ、
ノチＳｏ＋ 、 Ｓｏｓ 、 Ｓｏｓが非導通状態、ス
イッチ５ｏ２．−５ｏａ 、 Ｓｂ２が導通状態になる
。前段の出力電圧情報を蓄積したキャパシタＣＯ１は増
幅器Ａ１１ の反転入力端子に持続されキャパシタ（１
’（＋２の両端に出力電圧が加わり該出力電圧情報がキ
ャパシタＣＯ２に蓄積され、キャパシタＣｏｓは増幅器
ＡＨの出力端子に持続されキャパシタＣＯ２に蓄積され
た電圧情報に比例した電圧情報を蓄積する。また、キャ
パシタＣｏ４では蓄積されていた電圧情報かりセットさ
れる。次に再び、スイッチＳｏｔ 、 Ｓｏｓ 、Ｓｏ
ｓ・が導通状態、スイッチ、”；Ｃ２，Ｓ（＋４ 、
Ｓｂ２が非導通状態になり、同様の動作が繰り返される
。
このように従来の方法では、スイッチング周期Ｔと等し
い遅延時間を得る遅延回路を設計するために、第１図に
示すように増幅器が２個必要でありそれに伴いキャパシ
タも数多く必要であった。また、第２図（ｄ） 、 （
ｄ）に示すように出力波形がくし形波形になるため、ホ
ールド回路が必要となり、遅延線に多数のタップを必要
とするような回路（トランスバーザルフィルタ等）のＩ
Ｃ化には不利であった。
い遅延時間を得る遅延回路を設計するために、第１図に
示すように増幅器が２個必要でありそれに伴いキャパシ
タも数多く必要であった。また、第２図（ｄ） 、 （
ｄ）に示すように出力波形がくし形波形になるため、ホ
ールド回路が必要となり、遅延線に多数のタップを必要
とするような回路（トランスバーザルフィルタ等）のＩ
Ｃ化には不利であった。
本発明は、上記の如き従来の欠点を除去するためになさ
れたもので１本発明の目的は増幅器キャパシタ、スイッ
チの数量を従来より削減しＩＣ化に有利である遅延回路
を縦続接続したタップ付き信号遅延線を提供することに
ある。
れたもので１本発明の目的は増幅器キャパシタ、スイッ
チの数量を従来より削減しＩＣ化に有利である遅延回路
を縦続接続したタップ付き信号遅延線を提供することに
ある。
上記目的を達成するため１本発明において。
増幅器の出力端子と反転入力端子との間と接地間に順次
接続制御される複数個の第１のキャパシタと、前記第１
のキャパシタの接続を制御するスイッチ回路と、信号入
力端子からの信号蓄積及び蓄積信号を前記増幅器の反転
入力端子への転送を行なう第３の１個または複数個のキ
ャパシタと、第６のキャパシタの蓄積及び転送の動作を
第１のキャパシタの接続制御と同期して制御するスイッ
チ回路より成る遅延回路を用いて遅延線を構成する。
接続制御される複数個の第１のキャパシタと、前記第１
のキャパシタの接続を制御するスイッチ回路と、信号入
力端子からの信号蓄積及び蓄積信号を前記増幅器の反転
入力端子への転送を行なう第３の１個または複数個のキ
ャパシタと、第６のキャパシタの蓄積及び転送の動作を
第１のキャパシタの接続制御と同期して制御するスイッ
チ回路より成る遅延回路を用いて遅延線を構成する。
以下１本発明の実施例に関して説明を行なう。
第５図は１本発明の一実施例を示す回路図である。第６
図において、Ａ１３は増幅器、Ｓ１１゜、Ｓ＋２． Ｓ
１５＊ Ｓ１ａ ＋ Ｓ’５＋ Ｓ、６はそれぞれスイ
、ッチ。
図において、Ａ１３は増幅器、Ｓ１１゜、Ｓ＋２． Ｓ
１５＊ Ｓ１ａ ＋ Ｓ’５＋ Ｓ、６はそれぞれスイ
、ッチ。
Ｃ１１，Ｃ４２，Ｃ１３はそれぞれキャパシタ、Ｄは入
力端子、Ｅ、Ｆはそれぞれ出力端子である。
力端子、Ｅ、Ｆはそれぞれ出力端子である。
第４図は、第６図に示す各スイッチの動作状態を示すタ
イムチャート及び各端子の信号板形を示す波形図である
。第４図において、（ａ）はスイッチＳ４．の動作状態
、 （ｂ）はスイッチＳｅ２ の動作状態、（Ｃ）はス
イッチＳ、Ｒ、Ｓ＋６の動作状態、（ｄ）はスイッチＳ
１４ 、 Ｓ１５の動作状態、（Ｃ）は入力端子りに加
わる電圧波形、（イ）は出力端子Ｅに現われる電圧波形
、ω）は出力端子Ｆに現われる電圧波形を示す。Ｔはス
イッチＳ１１．Ｓ１２の動作周期を示し、φ１．φ２
＊ ｆ’３．φ４はスイッチＳ＋＋ 、Ｓ１２．（Ｓ、
ｓＳ＋ａ’）、 （Ｓｕ 、Ｓ＋ｓ）が導通状態になる
位相を示す。
イムチャート及び各端子の信号板形を示す波形図である
。第４図において、（ａ）はスイッチＳ４．の動作状態
、 （ｂ）はスイッチＳｅ２ の動作状態、（Ｃ）はス
イッチＳ、Ｒ、Ｓ＋６の動作状態、（ｄ）はスイッチＳ
１４ 、 Ｓ１５の動作状態、（Ｃ）は入力端子りに加
わる電圧波形、（イ）は出力端子Ｅに現われる電圧波形
、ω）は出力端子Ｆに現われる電圧波形を示す。Ｔはス
イッチＳ１１．Ｓ１２の動作周期を示し、φ１．φ２
＊ ｆ’３．φ４はスイッチＳ＋＋ 、Ｓ１２．（Ｓ、
ｓＳ＋ａ’）、 （Ｓｕ 、Ｓ＋ｓ）が導通状態になる
位相を示す。
本実施例は、遅延回路を２段縦続接続したタップ付き端
子を有する遅延線である。
子を有する遅延線である。
まず、各素子の動作について簡単に説明する。
第３図において、スイッチＳ１１．Ｓ１２はキャノくシ
タＣ１１の入出力制御を行なう。キャノくシタＣ１１は
該スイッチＳ＋＋ 、 Ｓ１２により前段のサンプルホ
ールドされた出力電圧を一定周期でサンプリングを行な
った後、増幅器Ａ１ｔ、の入力端子に接続される。スイ
ッチＳ’５．５１４はキャパシタＣＩ２の入出力制御、
スイッチＳ１５ 、 Ｓ１６はキャノくシタＣＳＳの入
出力制御を行なう。キャパシタＣＩ２ とキャパシタｃ
ｐｓはスイッチＳ、ｓ ＋’Ｓ＋４とスイ・ンチＳ、５
９、Ｓ、６ により交互に増幅器Ａ１Ｂの入出力端子間
と接地間に接続され、この動作は、前記キャノクシタＣ
１＋ の転送周期に同期して行なわれる。
タＣ１１の入出力制御を行なう。キャノくシタＣ１１は
該スイッチＳ＋＋ 、 Ｓ１２により前段のサンプルホ
ールドされた出力電圧を一定周期でサンプリングを行な
った後、増幅器Ａ１ｔ、の入力端子に接続される。スイ
ッチＳ’５．５１４はキャパシタＣＩ２の入出力制御、
スイッチＳ１５ 、 Ｓ１６はキャノくシタＣＳＳの入
出力制御を行なう。キャパシタＣＩ２ とキャパシタｃ
ｐｓはスイッチＳ、ｓ ＋’Ｓ＋４とスイ・ンチＳ、５
９、Ｓ、６ により交互に増幅器Ａ１Ｂの入出力端子間
と接地間に接続され、この動作は、前記キャノクシタＣ
１＋ の転送周期に同期して行なわれる。
では全体の動作について詳細に説明する。最初、第４図
における位相φ、において、キャノくシタＣ＋、はスイ
ッチＳＮを介し前段のサンプルホールドされた遅延出力
電圧をサンプリングする。
における位相φ、において、キャノくシタＣ＋、はスイ
ッチＳＮを介し前段のサンプルホールドされた遅延出力
電圧をサンプリングする。
このとぎ増幅器Ａ１３の出力は１位相φ３のときキャパ
シタＣ１２の電荷に相当する電圧が、あるいは位相φ４
のときはキャパシタＣ１３の電荷に相当てる電圧が出力
される。一方１位相φ３のときキャパシタｃｕはスイッ
チＳ１６により両端が接地され該キャパシタＣ，３の電
荷を放電する。同様に位相φ４のとぎはキャパシタＣＩ
２がスイッチＳ１４により両端が接地され該キャパシタ
Ｃｊ２のｉｌｌを放電する。
シタＣ１２の電荷に相当する電圧が、あるいは位相φ４
のときはキャパシタＣ１３の電荷に相当てる電圧が出力
される。一方１位相φ３のときキャパシタｃｕはスイッ
チＳ１６により両端が接地され該キャパシタＣ，３の電
荷を放電する。同様に位相φ４のとぎはキャパシタＣＩ
２がスイッチＳ１４により両端が接地され該キャパシタ
Ｃｊ２のｉｌｌを放電する。
次に位相φ２において、キャパシタＣ１１はスイッチＳ
＋２を介し増幅器、’ｆ１３ の入力端子に接続される
。このとき増幅器Ａ１Ｂの出力は１位相９１．のトキキ
ャパシタｃ１２がスイッチＳ１ｓ Ｋより増幅器ＡＩ
３の入出力端子間に接続され前記キャパシタＣＨの電荷
に相当する電圧が、あるいは位相φ４のときはキャパシ
タｃｐｓがスイッチＳ１４により増幅器Ａ、３の入出力
端子間に接続され前記キャパシタ”Ｉ＋の電荷に相当す
る電圧が出力される。一方１位相φ３のときキャパシタ
Ｃ１３はスイッチＳ１６ により両端が接地され該キャ
パシタＣ１３の電荷を放電する。同様に位相１１１４の
ときはキャパシタＣ１２がスイッチＳ１４により両端が
接地さし該キャパシタＣ１２の電荷を放電する。
＋２を介し増幅器、’ｆ１３ の入力端子に接続される
。このとき増幅器Ａ１Ｂの出力は１位相９１．のトキキ
ャパシタｃ１２がスイッチＳ１ｓ Ｋより増幅器ＡＩ
３の入出力端子間に接続され前記キャパシタＣＨの電荷
に相当する電圧が、あるいは位相φ４のときはキャパシ
タｃｐｓがスイッチＳ１４により増幅器Ａ、３の入出力
端子間に接続され前記キャパシタ”Ｉ＋の電荷に相当す
る電圧が出力される。一方１位相φ３のときキャパシタ
Ｃ１３はスイッチＳ１６ により両端が接地され該キャ
パシタＣ１３の電荷を放電する。同様に位相１１１４の
ときはキャパシタＣ１２がスイッチＳ１４により両端が
接地さし該キャパシタＣ１２の電荷を放電する。
次に再び位相φ１となり、上記のような動作が繰り返さ
れる。尚、遅延回路１段における遅延出力電圧はスイッ
チング周期Ｔだけ遅延した電圧を得ることができる。ま
た、増幅器ＡＩ ３は反転増幅器として動作しているの
で、第４図（ｅ）。
れる。尚、遅延回路１段における遅延出力電圧はスイッ
チング周期Ｔだけ遅延した電圧を得ることができる。ま
た、増幅器ＡＩ ３は反転増幅器として動作しているの
で、第４図（ｅ）。
（イ）、 （！Ｉ）に示すように入力端子りに加わる入
力電圧に対して、出力端子Ｅでは時間Ｔ遅延した逆極性
の電圧、出力端子Ｆでは時間２Ｔ遅延した同極性の電圧
がそれぞれ現われる。
力電圧に対して、出力端子Ｅでは時間Ｔ遅延した逆極性
の電圧、出力端子Ｆでは時間２Ｔ遅延した同極性の電圧
がそれぞれ現われる。
本実施例によれは、同遅延時間を得るのに遅延回路とし
ては増幅器、キャノくシタのそれぞれの数量が軽減でき
る。また、遅延回路１段当りの遅延時間がサンプリング
周期Ｔに等しく、出力波形がホールド波形となる夕・ツ
ブ付き遅延線を構成することかできる。
ては増幅器、キャノくシタのそれぞれの数量が軽減でき
る。また、遅延回路１段当りの遅延時間がサンプリング
周期Ｔに等しく、出力波形がホールド波形となる夕・ツ
ブ付き遅延線を構成することかできる。
次に本発明の他の実施例について説明する。
第５図は本発明の他の実施例を示す回路図である。第５
図において、５１１ｏ、Ｓ、２゜はそれぞれスイッチ、
Ｇは入力端子、Ｈ，Ｉはそれぞれ出力端子である。第６
図は、第５図に示す各スイッチの動作状態を示すタイム
チャート及び各端子の信号波形を示す波形図である。第
６図において、（σ）はスイッチＳＩ＋。の動作状態、
（ｂ）はスイッチ５１２ｏの動作状態、（Ｃ）はスイ
−７チＳ１２．Ｓ１６の動作状態、（ｄ）はスイッチ５
１４１ Ｓ１５の動作状態。
図において、５１１ｏ、Ｓ、２゜はそれぞれスイッチ、
Ｇは入力端子、Ｈ，Ｉはそれぞれ出力端子である。第６
図は、第５図に示す各スイッチの動作状態を示すタイム
チャート及び各端子の信号波形を示す波形図である。第
６図において、（σ）はスイッチＳＩ＋。の動作状態、
（ｂ）はスイッチ５１２ｏの動作状態、（Ｃ）はスイ
−７チＳ１２．Ｓ１６の動作状態、（ｄ）はスイッチ５
１４１ Ｓ１５の動作状態。
（ｇ）は入力端子Ｇに加わる電圧波形、（７″ｌは出力
端子Ｈに現われろ電圧波形、ｃ９）は出力端子Ｉに現わ
れる電圧波形をそれぞれ示す。
端子Ｈに現われろ電圧波形、ｃ９）は出力端子Ｉに現わ
れる電圧波形をそれぞれ示す。
本実施例は、遅延回路を２段縦続接続した２タツプ出力
端子を有する遅延線であり、遅延回路１段当りの遅延時
間はサンプリング周期Ｔであり、出力電圧は入力電圧に
対し同極性となりホールドされた電圧波形を出力する。
端子を有する遅延線であり、遅延回路１段当りの遅延時
間はサンプリング周期Ｔであり、出力電圧は入力電圧に
対し同極性となりホールドされた電圧波形を出力する。
本実施例の動作は、第５図とほぼ同様でありキャパシタ
Ｃ１１はスイッチ５１１ｏ ＋ ５１２ｏ Ｋより入出
力制御され前段からの信号電圧をサンプリングした後、
該キャパシタＣ１＋の入出端子を反転させ増幅器Ａ１Ｈ
Ｉｃ入力することにより、第６図（ｅ） 、 （ｆｉ、
（９）に示すように各出力端子には入力端子Ｇに加わ
る入力電圧に対して、出力端子Ｈでは時間Ｔ遅延し同極
性の電圧、引力端子Ｉでは時間２Ｔ遅延した同極性の電
圧がそれぞれ現われる。
Ｃ１１はスイッチ５１１ｏ ＋ ５１２ｏ Ｋより入出
力制御され前段からの信号電圧をサンプリングした後、
該キャパシタＣ１＋の入出端子を反転させ増幅器Ａ１Ｈ
Ｉｃ入力することにより、第６図（ｅ） 、 （ｆｉ、
（９）に示すように各出力端子には入力端子Ｇに加わ
る入力電圧に対して、出力端子Ｈでは時間Ｔ遅延し同極
性の電圧、引力端子Ｉでは時間２Ｔ遅延した同極性の電
圧がそれぞれ現われる。
本実施例によれば、同遅延時間を得るのに遅延回路とし
ては増幅器、キャパシタのそれぞれの数量が軽減でき、
遅延回路１段当りの遅延時間がサンプリング回期Ｔとな
り、出力電圧は入力電圧に対し同極性の電圧を出力し、
出力波形はホールド波形となるタップ付き遅延線を構成
することかできる。
ては増幅器、キャパシタのそれぞれの数量が軽減でき、
遅延回路１段当りの遅延時間がサンプリング回期Ｔとな
り、出力電圧は入力電圧に対し同極性の電圧を出力し、
出力波形はホールド波形となるタップ付き遅延線を構成
することかできる。
第７図は１本発明の他の実施例を示す回路図である。第
７図において、Ｊは入力端子、Ｋ。
７図において、Ｊは入力端子、Ｋ。
Ｌはそれぞれ出力端子である。第８図は第７図に示す各
スイッチのタイムチャート及び各端子の信号波形を示す
波形図である。第８図において、（ａ）はスイッチＳ１
＋、 ５１１ｏ （７）動作状態、 （ｂ） Ｉｔｔ
スイッチＳ＋２ 、５ｊ２０の動作状態、（Ｃ）はスイ
ッチＳ、３゜Ｓ＋６の動作状態、（ｄ）はスイッチＳ１
４１ Ｓｒｓの動作状態、（ｅ）は入力端子Ｉに加わる
電圧波形、（イ）は出力端子Ｋに現われる電圧波形、
（！ｌ）は出力端子ＬＫ現われる電圧波形をそれぞれ示
す。
スイッチのタイムチャート及び各端子の信号波形を示す
波形図である。第８図において、（ａ）はスイッチＳ１
＋、 ５１１ｏ （７）動作状態、 （ｂ） Ｉｔｔ
スイッチＳ＋２ 、５ｊ２０の動作状態、（Ｃ）はスイ
ッチＳ、３゜Ｓ＋６の動作状態、（ｄ）はスイッチＳ１
４１ Ｓｒｓの動作状態、（ｅ）は入力端子Ｉに加わる
電圧波形、（イ）は出力端子Ｋに現われる電圧波形、
（！ｌ）は出力端子ＬＫ現われる電圧波形をそれぞれ示
す。
本実施例の動作は、第５図及び第５図に示す回路の動作
により容易に理解できるであろう。
により容易に理解できるであろう。
従って、第８図（ｅ）、ω、０）に示すように遅延回路
１段当りの遅延時間がサンプリング周期Ｔであり、１段
めの遅延回路の出力端子にでは入力端子Ｊに加わる電圧
に対し逆極性で時間Ｔ遅延した電圧、２段め遅延回路の
出方端子りでは入力端子Ｊに加わる電圧に対し逆極性で
時間２Ｔ遅延した電圧をそれぞれ出力する。
１段当りの遅延時間がサンプリング周期Ｔであり、１段
めの遅延回路の出力端子にでは入力端子Ｊに加わる電圧
に対し逆極性で時間Ｔ遅延した電圧、２段め遅延回路の
出方端子りでは入力端子Ｊに加わる電圧に対し逆極性で
時間２Ｔ遅延した電圧をそれぞれ出力する。
本実施例によれば、同遅延時間を得るのに遅延回路とし
ては増幅器、キャパシタのそれぞれの数量が軽減でき、
また、遅延回路１段当りの遅延時間がサンプリング周期
ＴＫ等しく、かつ遅延時間Ｔごとに久方電圧に対し同極
性または逆極性を示す電圧を出力し、該出力波形がボー
ルド波形となるタップ付き遅延線を構成することができ
る。
ては増幅器、キャパシタのそれぞれの数量が軽減でき、
また、遅延回路１段当りの遅延時間がサンプリング周期
ＴＫ等しく、かつ遅延時間Ｔごとに久方電圧に対し同極
性または逆極性を示す電圧を出力し、該出力波形がボー
ルド波形となるタップ付き遅延線を構成することができ
る。
第９図は１本発明の他の実施例を示す回路図である。第
９図において、 Ｓ２＋ 、 Ｓ２２＋ Ｓ２３． Ｓ
２４はそれぞれスイッチ、Ｃ２１・Ｃ２２はそれぞれキ
ャパシタ、Ｍは入力端子、Ｎ、Ｏはそれぞれ出力端子で
ある。第１０図は第９図に示す各スイッチの動作状態を
示すタイムチャート及び各端子の信号波形を示す波形図
である。第１０図において、（α）はスイッチ８２１の
動作状態、（ｂ）はスイッチＳ２２の動作状態、（Ｃ）
はスイッチ５２Ｂの動作状態、（ｄ）はスイッチＳ２４
に示す動作状態、（ｅ）はスイッチＳ、Ｓ ＊ ５１６
の動作状態、に）はスイッチＳｕＳ、５の動作状態−（
！１）は入力端子Ａｆに加わる電圧波形、（ｈ）は出力
端子Ｎに現われる電圧波形、（ｔ）は出力端子０に現わ
れる電圧波形をそれぞれ示す。φ１．φ２．φ５．φ４
＋ｌ’５＋φ６はそれぞれスイ、ンチＳ２１・Ｓ２２・
Ｓ２ｓ・Ｓ２４・（Ｓ’ｓ 、Ｓｕ ）・（Ｓ１４・５
１５）が導通状態になる位相を示す。
９図において、 Ｓ２＋ 、 Ｓ２２＋ Ｓ２３． Ｓ
２４はそれぞれスイッチ、Ｃ２１・Ｃ２２はそれぞれキ
ャパシタ、Ｍは入力端子、Ｎ、Ｏはそれぞれ出力端子で
ある。第１０図は第９図に示す各スイッチの動作状態を
示すタイムチャート及び各端子の信号波形を示す波形図
である。第１０図において、（α）はスイッチ８２１の
動作状態、（ｂ）はスイッチＳ２２の動作状態、（Ｃ）
はスイッチ５２Ｂの動作状態、（ｄ）はスイッチＳ２４
に示す動作状態、（ｅ）はスイッチＳ、Ｓ ＊ ５１６
の動作状態、に）はスイッチＳｕＳ、５の動作状態−（
！１）は入力端子Ａｆに加わる電圧波形、（ｈ）は出力
端子Ｎに現われる電圧波形、（ｔ）は出力端子０に現わ
れる電圧波形をそれぞれ示す。φ１．φ２．φ５．φ４
＋ｌ’５＋φ６はそれぞれスイ、ンチＳ２１・Ｓ２２・
Ｓ２ｓ・Ｓ２４・（Ｓ’ｓ 、Ｓｕ ）・（Ｓ１４・５
１５）が導通状態になる位相を示す。
本実施例は、遅延回路を２段縦続接続したタップ出力端
子を有する遅延線である。
子を有する遅延線である。
本実施例の動作について説明する。
第９図におけるキャパシタＣ２１トキヤノくシタＣ２２
は前段の遅延出力電圧を交互にサンプリングし、それぞ
れ増幅器Ａ１ｓに入力する。スイ・ノチＳ２＋ 、 Ｓ
２２は、該キャパシタＣ２１，スイツチ５２５Ｓ２４は
、該キャパシタＣ２２の入力制御を行なうスイ・ノチＳ
１ｓ 、 ＳｅａはキャパシタＣＩ２ ｃＤ 入出力ｆ
ｌ＋ＩＩ御、スイッチＳ’５． Ｓ１６はキャパシタＣ
１３の入出力側？ｎ ヲ行ｔｘ ５゜キャパシタＣ１２
とキャパシタｃ、ｓはそれぞれスイッチＳ１５ ｔ ５
１４とスイッチ５Ｓｅａ Ｋより前記キャパシタＣ２ｊ
及び（？２２の転送周期に同期して交互に増幅器ＡＩ
５の人出カ端子１…と接地間に接続制御される。
は前段の遅延出力電圧を交互にサンプリングし、それぞ
れ増幅器Ａ１ｓに入力する。スイ・ノチＳ２＋ 、 Ｓ
２２は、該キャパシタＣ２１，スイツチ５２５Ｓ２４は
、該キャパシタＣ２２の入力制御を行なうスイ・ノチＳ
１ｓ 、 ＳｅａはキャパシタＣＩ２ ｃＤ 入出力ｆ
ｌ＋ＩＩ御、スイッチＳ’５． Ｓ１６はキャパシタＣ
１３の入出力側？ｎ ヲ行ｔｘ ５゜キャパシタＣ１２
とキャパシタｃ、ｓはそれぞれスイッチＳ１５ ｔ ５
１４とスイッチ５Ｓｅａ Ｋより前記キャパシタＣ２ｊ
及び（？２２の転送周期に同期して交互に増幅器ＡＩ
５の人出カ端子１…と接地間に接続制御される。
ではつづいて、全体の動作を時間経過に従って詳細に説
明する。まず１位相φ２に蒔いて、キャパシタＣ２ｊは
スイッチＳ２２を介し増幅器Ａ１３の入力端子に接続さ
れ１位相φ、にてサンプリングした前段の遅延信号を該
増幅器Ａｌａ Ｉｃ入力する。
明する。まず１位相φ２に蒔いて、キャパシタＣ２ｊは
スイッチＳ２２を介し増幅器Ａ１３の入力端子に接続さ
れ１位相φ、にてサンプリングした前段の遅延信号を該
増幅器Ａｌａ Ｉｃ入力する。
このとき位相φ５によりキャパシタＣ１２はスイ。
チｓ１ｓにより該増幅器Ａ１３の入出力端子間に接続さ
れ、該増幅器Ａ１３の出力は該キャパシタＣ２１の電荷
に相当する電圧を出力する。一方、キャパシタｃｐｓは
スイッチＳ＋６により両端を接地され電荷を放電する。
れ、該増幅器Ａ１３の出力は該キャパシタＣ２１の電荷
に相当する電圧を出力する。一方、キャパシタｃｐｓは
スイッチＳ＋６により両端を接地され電荷を放電する。
次に１位相φＩにおいて、キャパシタＣ２１はスイッチ
Ｓ２１により前段の遅延出力電圧をサンプリングする。
Ｓ２１により前段の遅延出力電圧をサンプリングする。
このとき前段の出力は１位相φ５によりスイッチ５１４
１は引き続き導通状態でありキャパシタＣＩ２の両端は
増幅器Ａ１５の入出力端子間に接続されるため該キャパ
シタＣＩ２の電荷に相当する電圧が出力されている。こ
の間も、キャパシタＣ４３はスイッチＳ、６により両端
が接地されている。
１は引き続き導通状態でありキャパシタＣＩ２の両端は
増幅器Ａ１５の入出力端子間に接続されるため該キャパ
シタＣＩ２の電荷に相当する電圧が出力されている。こ
の間も、キャパシタＣ４３はスイッチＳ、６により両端
が接地されている。
つづいて２位相φ４においてキャパシタＣ２２はスイッ
チＳ２４を介し増幅器Ａ、３０入力端子に接続された位
相φ３にてサンプリングした前段の遅延出力信号を入力
する。このとぎ位相ｌ１１６によりキャパシタＣＩ５は
スイッチＳ１５により該増幅器Ａ１３の入出力端子間に
接続され、該増幅器Ａ１３の出力は該キャパシタＣ２２
の電荷に相当する。
チＳ２４を介し増幅器Ａ、３０入力端子に接続された位
相φ３にてサンプリングした前段の遅延出力信号を入力
する。このとぎ位相ｌ１１６によりキャパシタＣＩ５は
スイッチＳ１５により該増幅器Ａ１３の入出力端子間に
接続され、該増幅器Ａ１３の出力は該キャパシタＣ２２
の電荷に相当する。
一方、キャパシタＣＩ２はスイ・ソチＳｅｔにより両端
を接地され電荷を放電する。
を接地され電荷を放電する。
さらに１位相φ３においてキャパシタＣ２２はスイッチ
５２３ｖＣより前段の遅延出力電圧をサンプリングする
。このとき前段の出力は１位相φ６によりスイッチＳ１
５は引き続き導通状態でありキャパシタｃｐｓは増幅器
Ａ１Ｈの入出力端子間に接続されるため、該キャパシタ
ｃ１ｓの電荷に相当する′電圧が出力されている。この
間も、キャパシタＣ１２の両端は接地されている。
５２３ｖＣより前段の遅延出力電圧をサンプリングする
。このとき前段の出力は１位相φ６によりスイッチＳ１
５は引き続き導通状態でありキャパシタｃｐｓは増幅器
Ａ１Ｈの入出力端子間に接続されるため、該キャパシタ
ｃ１ｓの電荷に相当する′電圧が出力されている。この
間も、キャパシタＣ１２の両端は接地されている。
再び位相φ２となり、以下同様に繰り返される各出力端
子における電圧は、キャパシタＣ２１とキャパシタＣ２
２のサンプリング間隔をＴとすれば、入力端子Ｍの入力
電圧に対し、出力端子Ｎでは信号が時間２Ｔ遅延し逆極
性を示す電圧出力端子Ｏでは信号が時間４Ｔ（２Ｔ＋２
Ｔ）遅延した同極性を示す電圧をそれぞれ出力する本実
施例によれば、増幅器、キャパシタ、スイッチの数量を
軽減でき、遅延回路１段当りの遅延時間が２Ｔ、出力波
形がホールド波形、入力電圧に対し逆極性を示す電圧を
出力するタップ付き遅延線を構成することかできる。
子における電圧は、キャパシタＣ２１とキャパシタＣ２
２のサンプリング間隔をＴとすれば、入力端子Ｍの入力
電圧に対し、出力端子Ｎでは信号が時間２Ｔ遅延し逆極
性を示す電圧出力端子Ｏでは信号が時間４Ｔ（２Ｔ＋２
Ｔ）遅延した同極性を示す電圧をそれぞれ出力する本実
施例によれば、増幅器、キャパシタ、スイッチの数量を
軽減でき、遅延回路１段当りの遅延時間が２Ｔ、出力波
形がホールド波形、入力電圧に対し逆極性を示す電圧を
出力するタップ付き遅延線を構成することかできる。
第１１図は本発明の他の実施例を示す回路図でアル。第
１１図において、 Ｓ２＋ｏ ＋ ５２２ｏ 、 ５２
ｓｏ 、 Ｓ２４゜はそれぞれスイッチ、Ｐは入力端子
、Ｑ、Ｒはそれぞれ出力端子である。第１２図は第１１
図にノす各スイッチの動作状態を示すタイムチャート及
び各端子の信号波形を示す波形図である。第１２図にお
いて、（ａ）はスイッチＳ２＋Ｏの動作状態。
１１図において、 Ｓ２＋ｏ ＋ ５２２ｏ 、 ５２
ｓｏ 、 Ｓ２４゜はそれぞれスイッチ、Ｐは入力端子
、Ｑ、Ｒはそれぞれ出力端子である。第１２図は第１１
図にノす各スイッチの動作状態を示すタイムチャート及
び各端子の信号波形を示す波形図である。第１２図にお
いて、（ａ）はスイッチＳ２＋Ｏの動作状態。
（，６）はスイッチ５２２（＋の動作状態、（Ｃ）はス
イッチ５２５０の動作状態、（ｄ）はスイッチＳ２４゜
の動作状態、（ｅ）はスイッチＳ１Ｓ 、 Ｓ１６の動
作状態、（７’）はスイッチ５１ａ −Ｓ、５の動作状
態、（ｇ）は入力端子Ｐに加わる電圧波形、（Ａ）は出
力端子Ｑに現われる電圧波形（Ｌ）は出力端子ＲＫ現わ
れる電圧波形をそれぞれ示す。φ４．φ２．φ３．φ４
．φ５．φ６はそれぞれスイッチＳ２．ｏ 、 ５２２
ｏ 、５２ｓｏ 、５２ａｏ 、 （Ｓ１ｓ 、 Ｓｕ
） 、 （Ｓｕ 。
イッチ５２５０の動作状態、（ｄ）はスイッチＳ２４゜
の動作状態、（ｅ）はスイッチＳ１Ｓ 、 Ｓ１６の動
作状態、（７’）はスイッチ５１ａ −Ｓ、５の動作状
態、（ｇ）は入力端子Ｐに加わる電圧波形、（Ａ）は出
力端子Ｑに現われる電圧波形（Ｌ）は出力端子ＲＫ現わ
れる電圧波形をそれぞれ示す。φ４．φ２．φ３．φ４
．φ５．φ６はそれぞれスイッチＳ２．ｏ 、 ５２２
ｏ 、５２ｓｏ 、５２ａｏ 、 （Ｓ１ｓ 、 Ｓｕ
） 、 （Ｓｕ 。
Ｓ、５）が導通状態になる位相、Ｔはサンプリング周期
を示す。
を示す。
本実施例は、遅延回路１段当りの遅延時間がサンプリン
グ周期Ｔの２倍となり、入力信号電圧に対し出力信号電
圧が同極性を示す電圧を出力し、出力波形がホールド波
形となる遅延回路を２段縦続接続したタップ付と遅延線
である。
グ周期Ｔの２倍となり、入力信号電圧に対し出力信号電
圧が同極性を示す電圧を出力し、出力波形がホールド波
形となる遅延回路を２段縦続接続したタップ付と遅延線
である。
本実施例の動作は、第９図とほぼ同様でありキャパシタ
Ｃ２１はスイッチ５２１０１５２２０により。
Ｃ２１はスイッチ５２１０１５２２０により。
キャパシタＣ２２はスイッチ５２ｓｏ ＋ ５２ａａに
ヨリソれぞれ入出力制御され前段からの信号電圧をサン
プリングした後、該キャパシタＣ２１，あるい。、ｉヤ
ヤパッタＣ２２の入出力端子を反転させ増幅器Ａ１５に
入力することにより第１２図（！１）、 （Ａ） 、
（ｉ）に示すように各出力端子には、入力端子Ｐに加わ
る電圧に対して、出力端子Ｑでは時間２Ｔ遅延した同極
性の電圧、出力端子Ｒでは時間４Ｔ（２Ｔ＋２Ｔ）遅延
した同極性の電圧をそれぞれ出力する。
ヨリソれぞれ入出力制御され前段からの信号電圧をサン
プリングした後、該キャパシタＣ２１，あるい。、ｉヤ
ヤパッタＣ２２の入出力端子を反転させ増幅器Ａ１５に
入力することにより第１２図（！１）、 （Ａ） 、
（ｉ）に示すように各出力端子には、入力端子Ｐに加わ
る電圧に対して、出力端子Ｑでは時間２Ｔ遅延した同極
性の電圧、出力端子Ｒでは時間４Ｔ（２Ｔ＋２Ｔ）遅延
した同極性の電圧をそれぞれ出力する。
本実施例によれば、増幅器、キャパシタ、スイッチの数
量が軽減でき、遅延回路１段当りの遅延時間が２１．出
力波形がホールド波形で。
量が軽減でき、遅延回路１段当りの遅延時間が２１．出
力波形がホールド波形で。
入力電圧に対し同極性を示す電圧を出力するタップ付き
遅延線を構成することかできる。
遅延線を構成することかできる。
第１５図は本発明の他の実施例を示す回路図である。第
１５図にだいて、Ｓは入力端子、 Ｕ、Ｖばそれぞれ出
力端子である。第１４図は第１５図に示す各スイッチの
動作状態を示すタイムチャートを示す。第１４図におい
て、（ａ）はスイッチＳ、１の動作状態、（ｂ）はスイ
ッチＳ２２の動作状態、（Ｃ）はスイッチ５２１０の動
作状態、（ｄ）はスイッチ５２２０ノ動作状態、（ｅ）
はスイッチ５２５０の動作状態、０）はスイッチ５２４
０の動作状態、セ）はスイッチＳ’ｓＳ１６の動作状態
、（ｈ）はスイッチＳ１４．Ｓ１５の動作状態をそねそ
れ示す。Ｔは信号のサンプリング周期を示す。
１５図にだいて、Ｓは入力端子、 Ｕ、Ｖばそれぞれ出
力端子である。第１４図は第１５図に示す各スイッチの
動作状態を示すタイムチャートを示す。第１４図におい
て、（ａ）はスイッチＳ、１の動作状態、（ｂ）はスイ
ッチＳ２２の動作状態、（Ｃ）はスイッチ５２１０の動
作状態、（ｄ）はスイッチ５２２０ノ動作状態、（ｅ）
はスイッチ５２５０の動作状態、０）はスイッチ５２４
０の動作状態、セ）はスイッチＳ’ｓＳ１６の動作状態
、（ｈ）はスイッチＳ１４．Ｓ１５の動作状態をそねそ
れ示す。Ｔは信号のサンプリング周期を示す。
本実施例は、遅延回路１段当りの遅延時間がサンプリン
グ周期と等しいＴと２倍になる２Ｔの遅延回路を縦続接
続した遅延線である。
グ周期と等しいＴと２倍になる２Ｔの遅延回路を縦続接
続した遅延線である。
本実施例の動作については、説明せずとも前述の実施例
における動作説明により理解できるであろう。第１３図
に示す各出力端子における出力電圧は、入力端子Ｓに加
わる入力電圧に対し出力端子Ｕには時間Ｔ遅延した逆極
性の電圧。
における動作説明により理解できるであろう。第１３図
に示す各出力端子における出力電圧は、入力端子Ｓに加
わる入力電圧に対し出力端子Ｕには時間Ｔ遅延した逆極
性の電圧。
出力端子Ｖには時間５Ｔ（Ｔ＋２Ｔ’）遅延した逆極性
の電圧をそれぞれ出力する。
の電圧をそれぞれ出力する。
本実施例によれは、増幅器、キャパシタ、スイッチの数
量を軽減でき、１段めの遅延回路では時間Ｔ遅延した入
力電圧に対し逆極性の電圧を示し、該電圧波形がホール
ド波形となる電圧をＩＢ力し、２段めの遅延回路では時
間２Ｔ遅延した入力電圧波形に対し同極性の電圧を示し
。
量を軽減でき、１段めの遅延回路では時間Ｔ遅延した入
力電圧に対し逆極性の電圧を示し、該電圧波形がホール
ド波形となる電圧をＩＢ力し、２段めの遅延回路では時
間２Ｔ遅延した入力電圧波形に対し同極性の電圧を示し
。
ｇｌＪＬ圧波形がホールド波形となる′電圧を出力する
タップ付き遅延線を構成できる。
タップ付き遅延線を構成できる。
尚、これら実施例の各入出力端子に可変利得制御器ある
いは固定型係数器を接続し、これらの出力を加算するこ
とによりトランスバーカルフィルタが構成できることは
明白である。
いは固定型係数器を接続し、これらの出力を加算するこ
とによりトランスバーカルフィルタが構成できることは
明白である。
本発明によれば、増幅器、キャパシタ、スイッチの数量
を従来技術より削減し、サンプリング周期に比例した遅
延時間を得る遅延線を構成することができ１’ Ｃ化に
有利である。また、各遅延回路ごとに出力電圧の極性、
遅延量を予め考慮し設計することによりトランスバーサ
ルフィルタ等の係数器の簡略化ができる。
を従来技術より削減し、サンプリング周期に比例した遅
延時間を得る遅延線を構成することができ１’ Ｃ化に
有利である。また、各遅延回路ごとに出力電圧の極性、
遅延量を予め考慮し設計することによりトランスバーサ
ルフィルタ等の係数器の簡略化ができる。
第１図は従来の遅延線を示す回路図、第２図は第１図に
おける各スイッチの動作状態ン示すタイムチャート及び
各端子の信号波形を示す波形図、第３図は本発明の一実
施例を示す回路図第４図は第３図に８ける各スイッチの
動作状態を示すタイムチャート及び各端子の信号波形を
示す波形図、第５図、第７図、第９図、第１１図第１３
図はそれぞれ本発明の他の実施例を示す回路図、第６図
、第８図、第１０図、第１２図、第１４図はそれぞれ第
５図、第７図、第９図、第１１図第１３図における各ス
イッチの動作状態を示すタイムチャートまたは各端子の
信号波形を示す波形図である。 図において−ＡＮ 、”１２ ＋ ＡＩＢ＝・増幅器、
ｃｏ＋ −ｃｏ：ＣＯ５、ＣＯ４、ＣＩＩ 、ＣＩ２
、ＣＩ３ 、”２１ 、Ｃ２２°“°キャノくシタ、
５Ｏ５ｏ２． Ｓｏｓ 、 Ｓｕ４． Ｓｕ５． Ｓｕ
６． Ｓ＋＋ ；Ｓｕ２． Ｓ１ｓ 、 Ｓ１ａ 、
Ｓ１ｂ 、 Ｓｕ 。 Ｓ２１． Ｓ２２． Ｓ２５． Ｓ２ａ 、 Ｓ＋＋ｏ
、 Ｓ＋２ｏ 、 ５２１ｏ 、５２２ｏ 、 ５２
ｓｏ 、 ５２ａｏ ゛スイッチ。 第 ２図 ＠ ４胆 １ −Ｔ３母屑 りｊン 乙 ρり ＠８２ □Ｂ￥ｆ間 第７０図 亡に 躬 ／２図
おける各スイッチの動作状態ン示すタイムチャート及び
各端子の信号波形を示す波形図、第３図は本発明の一実
施例を示す回路図第４図は第３図に８ける各スイッチの
動作状態を示すタイムチャート及び各端子の信号波形を
示す波形図、第５図、第７図、第９図、第１１図第１３
図はそれぞれ本発明の他の実施例を示す回路図、第６図
、第８図、第１０図、第１２図、第１４図はそれぞれ第
５図、第７図、第９図、第１１図第１３図における各ス
イッチの動作状態を示すタイムチャートまたは各端子の
信号波形を示す波形図である。 図において−ＡＮ 、”１２ ＋ ＡＩＢ＝・増幅器、
ｃｏ＋ −ｃｏ：ＣＯ５、ＣＯ４、ＣＩＩ 、ＣＩ２
、ＣＩ３ 、”２１ 、Ｃ２２°“°キャノくシタ、
５Ｏ５ｏ２． Ｓｏｓ 、 Ｓｕ４． Ｓｕ５． Ｓｕ
６． Ｓ＋＋ ；Ｓｕ２． Ｓ１ｓ 、 Ｓ１ａ 、
Ｓ１ｂ 、 Ｓｕ 。 Ｓ２１． Ｓ２２． Ｓ２５． Ｓ２ａ 、 Ｓ＋＋ｏ
、 Ｓ＋２ｏ 、 ５２１ｏ 、５２２ｏ 、 ５２
ｓｏ 、 ５２ａｏ ゛スイッチ。 第 ２図 ＠ ４胆 １ −Ｔ３母屑 りｊン 乙 ρり ＠８２ □Ｂ￥ｆ間 第７０図 亡に 躬 ／２図
Claims (1)
- 増幅器と、該増幅器の出力端子と反転入力端子との間と
接地間に交互に入出力端子の接続を制（財）された複数
個の第１のキャパシタと、前記第１のキャパシタの接続
を制御するスイッチ回路と、信号入力端子からの信号蓄
積及び蓄積信号を前記増幅器の反転入力端子への転送を
行なう第２の１個または複数個のキャパシタと、前Ｆｉ
２７Ｑヤパシタの蓄積及び転送の動作を前記第１のキャ
パシタの接続制御と同期して制御するスイッチ回路とか
ら成り、前記信号入力端子からの入力された信号を遅延
させて前記増幅器の出力端子から取り出すようにした遅
延回路を１段または複数段縦続接続して成ることを特徴
とする遅延線。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172964A JPS6065611A (ja) | 1983-09-21 | 1983-09-21 | 遅延線 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172964A JPS6065611A (ja) | 1983-09-21 | 1983-09-21 | 遅延線 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6065611A true JPS6065611A (ja) | 1985-04-15 |
Family
ID=15951622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58172964A Pending JPS6065611A (ja) | 1983-09-21 | 1983-09-21 | 遅延線 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065611A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097710A (ja) * | 1983-10-14 | 1985-05-31 | アメリカン マイクロシステムズ，インコーポレイテツド | 利得増幅器 |
| JPH0413303A (ja) * | 1990-05-02 | 1992-01-17 | Mitsubishi Heavy Ind Ltd | 適応タップ付遅延線フィルタ |
-
1983
- 1983-09-21 JP JP58172964A patent/JPS6065611A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097710A (ja) * | 1983-10-14 | 1985-05-31 | アメリカン マイクロシステムズ，インコーポレイテツド | 利得増幅器 |
| JPH0413303A (ja) * | 1990-05-02 | 1992-01-17 | Mitsubishi Heavy Ind Ltd | 適応タップ付遅延線フィルタ |
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