JPS6068624A - Ｌｓｉの自己検査装置 - Google Patents
Ｌｓｉの自己検査装置Info
- Publication number
- JPS6068624A JPS6068624A JP58177395A JP17739583A JPS6068624A JP S6068624 A JPS6068624 A JP S6068624A JP 58177395 A JP58177395 A JP 58177395A JP 17739583 A JP17739583 A JP 17739583A JP S6068624 A JPS6068624 A JP S6068624A
- Authority
- JP
- Japan
- Prior art keywords
- lsi
- self
- circuit
- data
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Relating To Insulation (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はＬＳＩの自己検査方式に関Ｊる。
［発明の技術的費用とその問題点］
近年、ＬＳＩ技術の進歩は目覚ましく、まずます大規模
化、複雑化の一途をたどっＣいる。特に、最近では装置
担当者が気軽にＬＳＩを開発できるセミカスタムＬＳｉ
特にグー１−アレイが脚光を浴びており、実用化時期に
入っている。もともとグー１〜アレイの場合は、内部回
路１幾能を検査り゛るために膨大なテストデータのＶ［
成を必要とし、デス１一時間も長大になるという不具合
がある。このため、検査の容易化を到るだめの回路段目
技術が重要となり、研究レベル、開弁レベルで多くの手
法が提案されている。しかしなから、従来のこれら手法
はいずれも全ての而で満足のゆくものではなく、回路設
計、回路構成等に応じてその都度最適な手段を取らざる
を得ないのが実情“（ある。
化、複雑化の一途をたどっＣいる。特に、最近では装置
担当者が気軽にＬＳＩを開発できるセミカスタムＬＳｉ
特にグー１−アレイが脚光を浴びており、実用化時期に
入っている。もともとグー１〜アレイの場合は、内部回
路１幾能を検査り゛るために膨大なテストデータのＶ［
成を必要とし、デス１一時間も長大になるという不具合
がある。このため、検査の容易化を到るだめの回路段目
技術が重要となり、研究レベル、開弁レベルで多くの手
法が提案されている。しかしなから、従来のこれら手法
はいずれも全ての而で満足のゆくものではなく、回路設
計、回路構成等に応じてその都度最適な手段を取らざる
を得ないのが実情“（ある。
［発明の目的コ
本発明は上記実情に鑑みなされたもので、グー１〜アレ
イ等のＬＳＩ内部の回路検査を高い信頼性をもって容易
に行なうことのできるＬＳＩの自己検査方式を提供する
ことを目的とりる。
イ等のＬＳＩ内部の回路検査を高い信頼性をもって容易
に行なうことのできるＬＳＩの自己検査方式を提供する
ことを目的とりる。
［発明の概要Ｊ
本発明は、ＬＳＩ内部に、内部論理回路を動作させるた
めに必要な制御入力タイミング信号と同タイミングのデ
スト用タイミング信号を発生づるタイミング信号発生回
路、及びランダムなデータを発生する疑似乱数データ発
生回路を設けるとともに、ＬＳＩの入力ラインを制御入
力ラインとデータ入力ラインとに分類して、制御入力ラ
インには上記タイミンク信号発生回路より出力されるタ
イミング信号を選択的に供給し、データ入力ラインには
上記疑似乱数データ発生回路より光生きれるランダムな
データを選択的に供給りる回路を設（Ｊて、テスト用の
制御人力信号及びデータ入力信号を内部で自動的に発生
し自己検査を実行づる構成としたもので、これにより、
ＬＳＩ内部の回路検査を高い信頼性をもって容易に行な
うことができる。
めに必要な制御入力タイミング信号と同タイミングのデ
スト用タイミング信号を発生づるタイミング信号発生回
路、及びランダムなデータを発生する疑似乱数データ発
生回路を設けるとともに、ＬＳＩの入力ラインを制御入
力ラインとデータ入力ラインとに分類して、制御入力ラ
インには上記タイミンク信号発生回路より出力されるタ
イミング信号を選択的に供給し、データ入力ラインには
上記疑似乱数データ発生回路より光生きれるランダムな
データを選択的に供給りる回路を設（Ｊて、テスト用の
制御人力信号及びデータ入力信号を内部で自動的に発生
し自己検査を実行づる構成としたもので、これにより、
ＬＳＩ内部の回路検査を高い信頼性をもって容易に行な
うことができる。
［発明の実施例］
以下図面を参照して本発明の一実施例を説明する。先ず
第１図乃至第３図を参照して現在の技術を説明する。第
１図は既存しＳｌの概念図であり、図中、０１・・・０
ＩＩｌは信号入力端、ＬＯＧは内部論理回路、■１・・
・Ｉｌｌは信号出力端である。ここでは検査データの発
生について何等考慮されていない。
第１図乃至第３図を参照して現在の技術を説明する。第
１図は既存しＳｌの概念図であり、図中、０１・・・０
ＩＩｌは信号入力端、ＬＯＧは内部論理回路、■１・・
・Ｉｌｌは信号出力端である。ここでは検査データの発
生について何等考慮されていない。
第２図の構成は、ＬＳｌｌの内部に、リニアフィードバ
ックシフ１へレジ“スタを用いた疑似乱数データ発生器
（ＰＩＤ−ＧＥＮ ） ３、及び出力データ圧縮器４が
別個に用意され、°デスト詩には本来の入ツノラインに
代わり疑似乱数データ発生器３がらのデータを切換回路
５により選択的に切替えて内部論理回路１の入力とし、
出力データ圧縮器４がらシグネチュア出力Ｂｏを検査す
るものＣある、。
ックシフ１へレジ“スタを用いた疑似乱数データ発生器
（ＰＩＤ−ＧＥＮ ） ３、及び出力データ圧縮器４が
別個に用意され、°デスト詩には本来の入ツノラインに
代わり疑似乱数データ発生器３がらのデータを切換回路
５により選択的に切替えて内部論理回路１の入力とし、
出力データ圧縮器４がらシグネチュア出力Ｂｏを検査す
るものＣある、。
この方法は自動的にＬＳＩ自身の速度文人力データの発
生が行われるので大■データで高速に試騙を行なうこと
ができる。しかしながら、この方法では、内部に多くの
フリップフロップをもっている場合、効果的なテストが
できない。何ｌｌＩ々なら通常のＬＳＩの動作の入力に
対して１１定のシーケンスの特定のデータを入力しない
とｌ」的とする論理動作を実行できないからである。こ
れを解決する手段として第３図に示す手法が知られてい
る。
生が行われるので大■データで高速に試騙を行なうこと
ができる。しかしながら、この方法では、内部に多くの
フリップフロップをもっている場合、効果的なテストが
できない。何ｌｌＩ々なら通常のＬＳＩの動作の入力に
対して１１定のシーケンスの特定のデータを入力しない
とｌ」的とする論理動作を実行できないからである。こ
れを解決する手段として第３図に示す手法が知られてい
る。
すなわち第２図の手法と、ＩＢＭ礼のＬＳＳＤ（１ｅｖ
ｅｌ ５ｅｎｓｉｔｉｖｅ ５ｃａｎ）に代表される所
謂スキャン方式とを組合わせたものである。スキャン方
式とは、内部のフリップ７０ツブを連結してシフトレジ
スタ構成とし、スキャンイン入力ビン、スキャンアラ１
〜出力ピンを設け、このバスによりフリップフロップの
固有の値をロードし、また読み出してヂエックするもの
である。ここで、第３図（ａ）に示す構成では、スキャ
ン方式により、固有の値を内部論理回路６内の制御フリ
ップ７０ツブ７にロードし、その後、疑似乱数データ発
生器（ＰＸＤ ”Ｎ ） ８ ニ、Ｊ： リ１（ｆｆｆ
ｆｉｌＪ作ヲ行なわｕ、第２図と同様に、出力データ圧
縮器９からのシグネチュア出力ＳＯを観測するものであ
る。尚、第３図（ｂ）は同図（ａ）に於（プる疑似乱数
データ発生器８の構成例（８ヒツト）を示し、同図（Ｃ
）は同じく出力データ圧縮器９の構成例を示すもので、
いずれもフリップ７０ツブ（Ｆ／ｒ’ ）と１クスクル
シーブオアグ−１〜（ＥＸｌｏＲ）とににり構成される
。
ｅｌ ５ｅｎｓｉｔｉｖｅ ５ｃａｎ）に代表される所
謂スキャン方式とを組合わせたものである。スキャン方
式とは、内部のフリップ７０ツブを連結してシフトレジ
スタ構成とし、スキャンイン入力ビン、スキャンアラ１
〜出力ピンを設け、このバスによりフリップフロップの
固有の値をロードし、また読み出してヂエックするもの
である。ここで、第３図（ａ）に示す構成では、スキャ
ン方式により、固有の値を内部論理回路６内の制御フリ
ップ７０ツブ７にロードし、その後、疑似乱数データ発
生器（ＰＸＤ ”Ｎ ） ８ ニ、Ｊ： リ１（ｆｆｆ
ｆｉｌＪ作ヲ行なわｕ、第２図と同様に、出力データ圧
縮器９からのシグネチュア出力ＳＯを観測するものであ
る。尚、第３図（ｂ）は同図（ａ）に於（プる疑似乱数
データ発生器８の構成例（８ヒツト）を示し、同図（Ｃ
）は同じく出力データ圧縮器９の構成例を示すもので、
いずれもフリップ７０ツブ（Ｆ／ｒ’ ）と１クスクル
シーブオアグ−１〜（ＥＸｌｏＲ）とににり構成される
。
しかしながら、この第３図に示す構成に於いては、あく
まで故障検出を目的とした方式であるので、必ずしもこ
れによって意図した撮能の組合わせがどの程度補償され
るかは明確でない。最も望まれるのは、ＬＳＩ中に定義
された機能を鋤かＵながら故障検出を行なうことであり
、また設ｈ１の確認を行なう意味でも重要と考えられる
。
まで故障検出を目的とした方式であるので、必ずしもこ
れによって意図した撮能の組合わせがどの程度補償され
るかは明確でない。最も望まれるのは、ＬＳＩ中に定義
された機能を鋤かＵながら故障検出を行なうことであり
、また設ｈ１の確認を行なう意味でも重要と考えられる
。
本発明は機能テストを重視しながら多くのデータパター
ンを自動発生させ故障検出を確実にづるものであり、従
来技術を有効に利用して実用性の高い自己検査機能を実
現したものである。
ンを自動発生させ故障検出を確実にづるものであり、従
来技術を有効に利用して実用性の高い自己検査機能を実
現したものである。
ここで第４図を用いて本発明の一実施例を説明づる。第
４図（ａ）は一実施例に於けるＬＳＩ内部の回路構成を
示すブロック図であり、図中、１゜はＬＳＩ、１１は内
部論理回路、１２は疑１１メ乱数データ発生器（ＰＴＤ
−ＧＥＮ ） 、 １３はタイミンク信号発生回路（Ｔ
ｚｙ−ＧＥＮ＞ 、１４．及び１５（Ｊそれぞれ切換回
路、１６は出力データ圧縮器である。ここＣは、ＬＳｌ
ｌ０の入力ラインを制御入力ラインａｐと−）−少入力
ラインＩ）Ｐに分類し、データ入カラーインＩ）Ｐにつ
いては、切換回路１４により、第２図、第３図と同様に
、疑似乱数データ発生器１２の出力データＰＤと切替え
る。制御入力ラインａｐについＣは、切換回路１５によ
り、本来の制御人力シーケンス列と同じタイミング信号
を発生づるタイミング信号発生回路１３の出力信号ＴＯ
と切替える。タイミング信号発生回路１３は外部からの
コマンドトリガ信号００ Ｍ Ｔにより動作を開始づる
。この第４図（ａ）の各部信号タイミングを同図（ｂ）
に示す。尚、タイミング信号’Ｉ’ Ｃの種類はＬＳＩ
設計に応じて決まるものであり、その種別をデータ入力
ラインＩＭＦにより与えることにより異なるタイミング
信号の発生が可能である。
４図（ａ）は一実施例に於けるＬＳＩ内部の回路構成を
示すブロック図であり、図中、１゜はＬＳＩ、１１は内
部論理回路、１２は疑１１メ乱数データ発生器（ＰＴＤ
−ＧＥＮ ） 、 １３はタイミンク信号発生回路（Ｔ
ｚｙ−ＧＥＮ＞ 、１４．及び１５（Ｊそれぞれ切換回
路、１６は出力データ圧縮器である。ここＣは、ＬＳｌ
ｌ０の入力ラインを制御入力ラインａｐと−）−少入力
ラインＩ）Ｐに分類し、データ入カラーインＩ）Ｐにつ
いては、切換回路１４により、第２図、第３図と同様に
、疑似乱数データ発生器１２の出力データＰＤと切替え
る。制御入力ラインａｐについＣは、切換回路１５によ
り、本来の制御人力シーケンス列と同じタイミング信号
を発生づるタイミング信号発生回路１３の出力信号ＴＯ
と切替える。タイミング信号発生回路１３は外部からの
コマンドトリガ信号００ Ｍ Ｔにより動作を開始づる
。この第４図（ａ）の各部信号タイミングを同図（ｂ）
に示す。尚、タイミング信号’Ｉ’ Ｃの種類はＬＳＩ
設計に応じて決まるものであり、その種別をデータ入力
ラインＩＭＦにより与えることにより異なるタイミング
信号の発生が可能である。
以上のようにして賎能肋作試験をも自動化覆ることが特
徴であり、これらのテストのための回路の規模は大規模
な本来の回路からみればそれ程大きな割合いを占めない
のが一般的である。また一般に制御入力タイミング列の
組合わせもさほど多くの種類はないと考えられる。
徴であり、これらのテストのための回路の規模は大規模
な本来の回路からみればそれ程大きな割合いを占めない
のが一般的である。また一般に制御入力タイミング列の
組合わせもさほど多くの種類はないと考えられる。
上述したような自己検査（幾能をもつことにより、ＬＳ
Ｉに一度マクロなコマンドを入ツノすると、後は自動的
に検査データをＬＳＩ自身が発生するので、デストデー
タの作成が大幅に簡略化され、また完全なランダム入力
ではなく、正しい機能を動かせながらデータ入力にラン
ダム性を与えているので設計確認のレベルでも効果があ
る。
Ｉに一度マクロなコマンドを入ツノすると、後は自動的
に検査データをＬＳＩ自身が発生するので、デストデー
タの作成が大幅に簡略化され、また完全なランダム入力
ではなく、正しい機能を動かせながらデータ入力にラン
ダム性を与えているので設計確認のレベルでも効果があ
る。
［発明の効果］
以上詳記したように本発明によれば、ゲートアレイ等の
ＬＳＩ内部の回路検査を高い信頼ｌ生をもって容易に行
なうことのできるＬＳＩの自己検査方式が提供できる。
ＬＳＩ内部の回路検査を高い信頼ｌ生をもって容易に行
なうことのできるＬＳＩの自己検査方式が提供できる。
第１図、第２図、及び第３図はそれぞれ従来技術を説明
するだめの図、第４図は本発明の一実施例を説明するた
めのもので、同図（ａ）は回路フロック図、同図（ｂ）
は同図（ａ）の動作タイミング図である。 １０・・・し８１，１１・・・内部論理回路、１２・・
・疑似乱数データ発生器（ｐｌｏ−ＧＥＮ） 、１３・
・・タイミング信号発生回路（ＴｕＡ−ｏｐｈ＋） 、
１４．１５・・切ｊ■回路、１Ｇ・・・出力データ圧縮
器。 出願人代理人 弁理士 鈴江武彦
するだめの図、第４図は本発明の一実施例を説明するた
めのもので、同図（ａ）は回路フロック図、同図（ｂ）
は同図（ａ）の動作タイミング図である。 １０・・・し８１，１１・・・内部論理回路、１２・・
・疑似乱数データ発生器（ｐｌｏ−ＧＥＮ） 、１３・
・・タイミング信号発生回路（ＴｕＡ−ｏｐｈ＋） 、
１４．１５・・切ｊ■回路、１Ｇ・・・出力データ圧縮
器。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 内部論理回路を動作させるために必要な制御人ノコタイ
ミング信号と同タイミングのテスト用タイミング信号を
発生するタイミング信号発生回路と、ランダムなデータ
を発生ずる疑似乱数データ発生回路と、前記各発生回路
の出力信号を外部より供給される制御入力信号及びデー
タ人力信号と切替え前記内部論理回路に選択的に供給づ
る切替回路とを具備し、テスト用の制御入力信号及びデ
ータ入力信号を内部で自動的に発生し自己検査を実行す
ることを特徴としたＬＳＩの自己検査方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177395A JPS6068624A (ja) | 1983-09-26 | 1983-09-26 | Ｌｓｉの自己検査装置 |
| US06/653,042 US4670877A (en) | 1983-09-26 | 1984-09-21 | LSI circuit with self-checking facilitating circuit built therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177395A JPS6068624A (ja) | 1983-09-26 | 1983-09-26 | Ｌｓｉの自己検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6068624A true JPS6068624A (ja) | 1985-04-19 |
| JPH0249014B2 JPH0249014B2 (ja) | 1990-10-26 |
Family
ID=16030177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177395A Granted JPS6068624A (ja) | 1983-09-26 | 1983-09-26 | Ｌｓｉの自己検査装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4670877A (ja) |
| JP (1) | JPS6068624A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62201378A (ja) * | 1985-11-06 | 1987-09-05 | Nec Corp | 自己検査可能な集積回路装置 |
| US4754215A (en) * | 1985-11-06 | 1988-06-28 | Nec Corporation | Self-diagnosable integrated circuit device capable of testing sequential circuit elements |
| JPH04152283A (ja) * | 1990-10-16 | 1992-05-26 | Nec Corp | 自己診断回路 |
| CN113391188A (zh) * | 2021-04-22 | 2021-09-14 | 厦门大学 | 一种基于神经网络的自校准系统及方法 |
Families Citing this family (20)
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| DE3639577A1 (de) * | 1986-11-20 | 1988-05-26 | Siemens Ag | Logikbaustein zur erzeugung von ungleich verteilten zufallsmustern fuer integrierte schaltungen |
| JP2628154B2 (ja) * | 1986-12-17 | 1997-07-09 | 富士通株式会社 | 半導体集積回路 |
| US4831623A (en) * | 1987-07-16 | 1989-05-16 | Raytheon Company | Swap scan testing of digital logic |
| US4870346A (en) * | 1987-09-14 | 1989-09-26 | Texas Instruments Incorporated | Distributed pseudo random sequence control with universal polynomial function generator for LSI/VLSI test systems |
| DE3732429A1 (de) * | 1987-09-25 | 1989-04-06 | Siemens Ag | Elektronische baugruppe mit einem selbsttestschaltkreis |
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| CA1286803C (en) * | 1989-02-28 | 1991-07-23 | Benoit Nadeau-Dostie | Serial testing technique for embedded memories |
| US5167020A (en) * | 1989-05-25 | 1992-11-24 | The Boeing Company | Serial data transmitter with dual buffers operating separately and having scan and self test modes |
| JPH04102353A (ja) * | 1990-08-22 | 1992-04-03 | Nec Corp | 大規模半導体集積回路 |
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| US5369648A (en) * | 1991-11-08 | 1994-11-29 | Ncr Corporation | Built-in self-test circuit |
| EP0549949B1 (en) * | 1991-12-16 | 1998-03-11 | Nippon Telegraph And Telephone Corporation | Built-in self test circuit |
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Family Cites Families (4)
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| US4519078A (en) * | 1982-09-29 | 1985-05-21 | Storage Technology Corporation | LSI self-test method |
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-
1983
- 1983-09-26 JP JP58177395A patent/JPS6068624A/ja active Granted
-
1984
- 1984-09-21 US US06/653,042 patent/US4670877A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0249014B2 (ja) | 1990-10-26 |
| US4670877A (en) | 1987-06-02 |
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