JPS6070575A - メモリ−回路 - Google Patents
メモリ−回路Info
- Publication number
- JPS6070575A JPS6070575A JP59180870A JP18087084A JPS6070575A JP S6070575 A JPS6070575 A JP S6070575A JP 59180870 A JP59180870 A JP 59180870A JP 18087084 A JP18087084 A JP 18087084A JP S6070575 A JPS6070575 A JP S6070575A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- cell
- occupancy status
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は記憶せル、特にＦＩＦＯ（ファーストイン−フ
ァーストアウト）あるいはＬＩＦＯ（ラストイン−ファ
ーストアウト）メモリーの一部として１吏用するだめの
モジュール的データ記憶セルに関する。
ァーストアウト）あるいはＬＩＦＯ（ラストイン−ファ
ーストアウト）メモリーの一部として１吏用するだめの
モジュール的データ記憶セルに関する。
背景技術
従来技術のＦＩＦＯはシフトレジスタ構造によって作ら
れている。この方法のひとつの困難は、データを読み出
す１でにデータはシフトレジスタの全長を通って伝わら
なければならないということである。このためには固定
した遅れ、すなわちフォールスル一時間を要する。他の
困難はこのようなメモリーでは同時に１き込みおよび読
み出しを行なわなければならないことである。
れている。この方法のひとつの困難は、データを読み出
す１でにデータはシフトレジスタの全長を通って伝わら
なければならないということである。このためには固定
した遅れ、すなわちフォールスル一時間を要する。他の
困難はこのようなメモリーでは同時に１き込みおよび読
み出しを行なわなければならないことである。
他のＩＩ Ｉ Ｆ Ｏメモリーは情報を記憶するだめの
ランダムアクセスメモリ（Ｉｚ Ａ Ｍ ）と、待行列
の先頭を指すカウンタと、その末尾を指すカウンタを用
いて構成される。このタイプのＩｉ” Ｉ ｌ” Ｏで
はフォールスル一時間は短いが、メモリーは共用されて
いるため、入力の暑き込みと出力の読み出しは同時に行
なうことができる。しかし、この問題は二重形のメモリ
ーを月Ｊ Ｉ／ＩＪＬばさけら才しる。このようなメモ
リーは追加のアドレス復号とバス構造と論理回路を必要
とするからより複にイｒ、なものになる。
ランダムアクセスメモリ（Ｉｚ Ａ Ｍ ）と、待行列
の先頭を指すカウンタと、その末尾を指すカウンタを用
いて構成される。このタイプのＩｉ” Ｉ ｌ” Ｏで
はフォールスル一時間は短いが、メモリーは共用されて
いるため、入力の暑き込みと出力の読み出しは同時に行
なうことができる。しかし、この問題は二重形のメモリ
ーを月Ｊ Ｉ／ＩＪＬばさけら才しる。このようなメモ
リーは追加のアドレス復号とバス構造と論理回路を必要
とするからより複にイｒ、なものになる。
同様にＬＩＦＯメモリーは両方向シフトレジスタあるい
は情報を記憶するＲＡＭメモリーとリストの先頭を指す
アップ／ダウンカウンタを用いて実現される。
は情報を記憶するＲＡＭメモリーとリストの先頭を指す
アップ／ダウンカウンタを用いて実現される。
従って、高速の読み書きを実行することができるよシ簡
単な非同期ＦＩＦＯメモリーおよびＬＩＦＯメモリーの
設計法の改善は常に望まれている。
単な非同期ＦＩＦＯメモリーおよびＬＩＦＯメモリーの
設計法の改善は常に望まれている。
発明の概要
本発明に従えば、Ｆ Ｉ ＦＯ／Ｌ Ｉ ＦＯメ−Ｅリ
ーはループ構成になった同様のセルを用いて実現され、
各セルは記憶セクションと、ステータスセクションと、
制御セクションから成っている。記憶セクションは入力
バスから受信されたデータを記憶し、また出力バスに対
してデータを出力するだめのラッチを含んでいる。制御
セクションは占有ビットと、位置アドレス回路と若干の
制御論理を含んでいる。占有セクションはセルの記憶セ
クションがデータを保持しているかどうかを示す。位置
アドレス回路はセルの占有ビットと＠接したセルの占有
ビットを使用して、データ待行列の中の相対位置を決定
する。制御論理は読み出し書き込みコマンドにセルか応
答するのを判定するために、位置アドレスとデータ行列
のいずれの端に書き込み読み出しを行なうべきかを指示
する情報を使う。セルのステータスセクションはＦ Ｉ
ＦＯ／Ｌ Ｉ ＦＯメモリーのステータスバスのだめ
の占有ステータス情報を発生する。空のＦ Ｉ ＦＯ／
Ｌ Ｉ ＦＯメモリーをプライムするために仮想的満杯
セル状態を設定する初期化回路も含まれている。
ーはループ構成になった同様のセルを用いて実現され、
各セルは記憶セクションと、ステータスセクションと、
制御セクションから成っている。記憶セクションは入力
バスから受信されたデータを記憶し、また出力バスに対
してデータを出力するだめのラッチを含んでいる。制御
セクションは占有ビットと、位置アドレス回路と若干の
制御論理を含んでいる。占有セクションはセルの記憶セ
クションがデータを保持しているかどうかを示す。位置
アドレス回路はセルの占有ビットと＠接したセルの占有
ビットを使用して、データ待行列の中の相対位置を決定
する。制御論理は読み出し書き込みコマンドにセルか応
答するのを判定するために、位置アドレスとデータ行列
のいずれの端に書き込み読み出しを行なうべきかを指示
する情報を使う。セルのステータスセクションはＦ Ｉ
ＦＯ／Ｌ Ｉ ＦＯメモリーのステータスバスのだめ
の占有ステータス情報を発生する。空のＦ Ｉ ＦＯ／
Ｌ Ｉ ＦＯメモリーをプライムするために仮想的満杯
セル状態を設定する初期化回路も含まれている。
本発明の完全なる理解は図面に示された図示の実施例か
ら完全に理解されるものである。
ら完全に理解されるものである。
全体的説明
第１図を参照すれば、基本的ＦＩＦＯ／ＬＩＦＯ集積回
路チップ１０のアーキテクチャは多数の同等のセル（第
１のセル１、中間セル２、明白には示していない中間セ
ル３乃至Ｎ−１および最後のセルＮ）を含み、各セルは
ステータスセクション（例えば、１１ン、制御セクショ
ン（例えば、１２）および記憶セクション（例えば、１
３）から成っている。
路チップ１０のアーキテクチャは多数の同等のセル（第
１のセル１、中間セル２、明白には示していない中間セ
ル３乃至Ｎ−１および最後のセルＮ）を含み、各セルは
ステータスセクション（例えば、１１ン、制御セクショ
ン（例えば、１２）および記憶セクション（例えば、１
３）から成っている。
ステータスセクションはステータスバス１０１に接続さ
れてお如、データ待行列のステータスに関連する情報（
ＯＮＥ、ＣＯＭＰＸ空、塞）を発生する。制御セクショ
ンは若干の制御論理と、位置アドレス回路と、占有ビッ
トメモリーを含み、二つの隣接したセルの占有ステータ
ス信号（ＣＮ、ｉ＋１ ； ＣＮ、ｉ−１）と制御バス
１０３に接続されている。隣接したセルの間の典型的な
占有ステータス信号の相互接続は１０２に示されており
、ここでは端子ＣＩ、ｉはセル１の占有ビットステータ
スと端子Ｃ２，１−１からセル２に出力し、ここで隣接
したセル２の占有ビットステータスは端子Ｃ２、ｉを経
由して端子Ｃ１、ｉ ＋１を通してセル１に出力される
。各セルの占有ステータス信号あるいはビットはそのセ
ルの関連した記憶セクションがデータを保持しているか
どうかを示す。
れてお如、データ待行列のステータスに関連する情報（
ＯＮＥ、ＣＯＭＰＸ空、塞）を発生する。制御セクショ
ンは若干の制御論理と、位置アドレス回路と、占有ビッ
トメモリーを含み、二つの隣接したセルの占有ステータ
ス信号（ＣＮ、ｉ＋１ ； ＣＮ、ｉ−１）と制御バス
１０３に接続されている。隣接したセルの間の典型的な
占有ステータス信号の相互接続は１０２に示されており
、ここでは端子ＣＩ、ｉはセル１の占有ビットステータ
スと端子Ｃ２，１−１からセル２に出力し、ここで隣接
したセル２の占有ビットステータスは端子Ｃ２、ｉを経
由して端子Ｃ１、ｉ ＋１を通してセル１に出力される
。各セルの占有ステータス信号あるいはビットはそのセ
ルの関連した記憶セクションがデータを保持しているか
どうかを示す。
本発明に従えば、この占有ビットと隣接しプこセルの占
有ビットはデータ待行列中のセルの相対位置を判定する
のに用いられる。コマンドあるいは制御バス１０３に対
する接続によって各セルに対して、書き込み要求の間に
待行列のいずれの端を処理するか（書き込みＡ／Ｂ）読
み出し要求の間に待行列のいずれの端を処理するか（読
み出しＡ／Ｂ）に関する情報と共に各セルに対して書き
込み要求（ＷＲＩＴＥ ＣＬＫ）、と読み出し要求（Ｒ
ＥＡＤＣＬＫ） について知らせる。制御詭理はコマン
ドバス１０３およびその位置アドレス回路からの情報を
使用して、入力バスからのデータを記憶するか、セルの
データを出力バスに与えるか、あるいはいずれも実行し
ないかを決定する。記憶セクション１３は入力バス１０
４からのデータを記憶するＪデータラッチとＪランチか
らのデータを出力バス１０５に接続するプこめのバスゲ
ートを含んでいる。
有ビットはデータ待行列中のセルの相対位置を判定する
のに用いられる。コマンドあるいは制御バス１０３に対
する接続によって各セルに対して、書き込み要求の間に
待行列のいずれの端を処理するか（書き込みＡ／Ｂ）読
み出し要求の間に待行列のいずれの端を処理するか（読
み出しＡ／Ｂ）に関する情報と共に各セルに対して書き
込み要求（ＷＲＩＴＥ ＣＬＫ）、と読み出し要求（Ｒ
ＥＡＤＣＬＫ） について知らせる。制御詭理はコマン
ドバス１０３およびその位置アドレス回路からの情報を
使用して、入力バスからのデータを記憶するか、セルの
データを出力バスに与えるか、あるいはいずれも実行し
ないかを決定する。記憶セクション１３は入力バス１０
４からのデータを記憶するＪデータラッチとＪランチか
らのデータを出力バス１０５に接続するプこめのバスゲ
ートを含んでいる。
位置アドレスとステータス情報
第２図を参照すれば、Ｆ Ｉ ＦＯ／Ｌ Ｉ ＦＯメモ
リーの適切なセルに対して読み出しおよび書き込みイム
号の位置アドレスを行なうだめに与えられたセルの占有
ステータスと隣接したセルの占有ステータスを本発明で
いかに利用しているかを理解する助けになる。−例とし
て、第２図には８個のセルの占有ビット（データ待行列
の占有状態を表わす）が示されており、そとには２０１
．２０２および２０３で異るデータ待行列が含捷れてい
ることになる。２０１には１セルのデータ待行列が示さ
ハており、２０２には３セルのデータ待行列が示されて
おり、２０３には７セルのデータ待行列が示されている
。２０１．２０２および２０３には空きのセルばＥとし
て、満杯のセルはＦとして示され、データの流れの一端
はＡとしてデータの流れの他端はＢとして示されている
。■セルのデータ待行列２０１はＡ、 ／ Ｂとして示
されている。表２０４は第１図のメモリー回路あるいは
レジスタの三つの連続したセルＣ，ｉとＣＸ ｉ−１と
Ｃ１１十１からの生じ得る占有ステータス信号を示して
いる。
リーの適切なセルに対して読み出しおよび書き込みイム
号の位置アドレスを行なうだめに与えられたセルの占有
ステータスと隣接したセルの占有ステータスを本発明で
いかに利用しているかを理解する助けになる。−例とし
て、第２図には８個のセルの占有ビット（データ待行列
の占有状態を表わす）が示されており、そとには２０１
．２０２および２０３で異るデータ待行列が含捷れてい
ることになる。２０１には１セルのデータ待行列が示さ
ハており、２０２には３セルのデータ待行列が示されて
おり、２０３には７セルのデータ待行列が示されている
。２０１．２０２および２０３には空きのセルばＥとし
て、満杯のセルはＦとして示され、データの流れの一端
はＡとしてデータの流れの他端はＢとして示されている
。■セルのデータ待行列２０１はＡ、 ／ Ｂとして示
されている。表２０４は第１図のメモリー回路あるいは
レジスタの三つの連続したセルＣ，ｉとＣＸ ｉ−１と
Ｃ１１十１からの生じ得る占有ステータス信号を示して
いる。
一般に問題となるセルはＣＸ ｉで示され、その直前の
セルはＣ，ｉ−１でその直後のセルはＣ，ｉ＋１として
参照される。インデクスｌはＡと呼ばれる待行列の一端
から、Ｂと呼ばれる待行列の他端に向って増大してゆき
、このときにはセルＡはセルＣ，ｉ−］−空、セルＣ，
ｉ−塞、セルＣ＋ ｉ十ｉ−塞りであることによって識
別される。従って２０２ではセルＡは２０２のセル３で
ある。セルＢはＣ，１−１＝塞、Ｃ，ｉ−塞でセルＣ２
１十］−空であることによって識別される。（例えば２
０２ではセルＢ−セル５である。）セルＡの隣の空きの
セルはセルＣ，ｉ＋１−空、セルＣ，ｉ−空、セルＣ，
ｉ＋１−塞（例えば２０２のセル２）で識別される。セ
ルＢの隣の空きのせルはセルＣ２１−１−塞、セルＣ，
ｊ−空、セルＣ，ｉ＋１−空（例えば２０２のせル６）
で識別される。
セルはＣ，ｉ−１でその直後のセルはＣ，ｉ＋１として
参照される。インデクスｌはＡと呼ばれる待行列の一端
から、Ｂと呼ばれる待行列の他端に向って増大してゆき
、このときにはセルＡはセルＣ，ｉ−］−空、セルＣ，
ｉ−塞、セルＣ＋ ｉ十ｉ−塞りであることによって識
別される。従って２０２ではセルＡは２０２のセル３で
ある。セルＢはＣ，１−１＝塞、Ｃ，ｉ−塞でセルＣ２
１十］−空であることによって識別される。（例えば２
０２ではセルＢ−セル５である。）セルＡの隣の空きの
セルはセルＣ，ｉ＋１−空、セルＣ，ｉ−空、セルＣ，
ｉ＋１−塞（例えば２０２のセル２）で識別される。セ
ルＢの隣の空きのせルはセルＣ２１−１−塞、セルＣ，
ｊ−空、セルＣ，ｉ＋１−空（例えば２０２のせル６）
で識別される。
セルの占有ステータスはまたある種の情報を提供するこ
とができる。例えば、Ｃ，１−１−塞でＣ，ｉ−空、Ｃ
，ｉ＋１−塞（例えば２０３のせル８）であれば、その
ときにはセル８は最後の空きセルで、待行列は完全に一
杯であることを示すことになる。もしＣ１１−１−空、
Ｃ，ｉ−塞、ｃ、ｉ＋１−空（例えば２０１のセル５）
であれば、これはセル５が待行列の最後であるか最初で
あるかのいず７Ｌかであることがわかる。最後にもしＣ
，１−１−塞、Ｃ，ｉ−塞、Ｃ，ｉ＋１＝塞（例えば２
０３のせル３）であれば、これはセルは待行列の中のエ
レメント（例えば、その中にデータを含む）であること
を示す。
とができる。例えば、Ｃ，１−１−塞でＣ，ｉ−空、Ｃ
，ｉ＋１−塞（例えば２０３のせル８）であれば、その
ときにはセル８は最後の空きセルで、待行列は完全に一
杯であることを示すことになる。もしＣ１１−１−空、
Ｃ，ｉ−塞、ｃ、ｉ＋１−空（例えば２０１のセル５）
であれば、これはセル５が待行列の最後であるか最初で
あるかのいず７Ｌかであることがわかる。最後にもしＣ
，１−１−塞、Ｃ，ｉ−塞、Ｃ，ｉ＋１＝塞（例えば２
０３のせル３）であれば、これはセルは待行列の中のエ
レメント（例えば、その中にデータを含む）であること
を示す。
ファーヌトイン・ファーストアウト待行列本発明に従え
ば、ＦＩＦｏ待行列を実現するための例えば第２図でセ
ルのループのためには、データ待行列のＡ端あるいはＢ
端の隣の空きのセルは待行列の末尾として機能しなけれ
ばならず、入力バスからの新らしいデータ項目（１ビツ
トあるいはそれ以」二のデータ）を記憶し２、現在のデ
ータ書き込みサイクルの後で次のデータ書き込みクロッ
クの前にその占有ビットをセットするように動作しなけ
ればならない。同時に、待行列の他端は待行列の先頭と
して機能しなければならず、そのデータを出力バスに与
え、現在データ読み出し７サイクルの後で次のデータ読
み出しクロックのｎｉＪにその占有ビットをリセットし
なけｊｚばならない。例えば２０２においては、その頭
がＡにあり、Ｉ３に向けて成長するＦＩＦＯはセルＡを
読み（２０２のセル３）、１３（２０２のセル６）隣の
空セルに書き込むことによって実現できる。同様に、Ｂ
が頭であり、Ａに向けて成しするＦＩＦＯはセルＢを読
み、Ａの隣の空きセルに書き込むことによって実現でき
乙。頭の１４の空きセルの占有ビットを変化することは
待行列の先頭の次の空きセルの位置を知らせるだけであ
り、末尾のセルの占有ビットを変更することは待行列の
末尾の位置を知らせるだけであることに注意しておく。
ば、ＦＩＦｏ待行列を実現するための例えば第２図でセ
ルのループのためには、データ待行列のＡ端あるいはＢ
端の隣の空きのセルは待行列の末尾として機能しなけれ
ばならず、入力バスからの新らしいデータ項目（１ビツ
トあるいはそれ以」二のデータ）を記憶し２、現在のデ
ータ書き込みサイクルの後で次のデータ書き込みクロッ
クの前にその占有ビットをセットするように動作しなけ
ればならない。同時に、待行列の他端は待行列の先頭と
して機能しなければならず、そのデータを出力バスに与
え、現在データ読み出し７サイクルの後で次のデータ読
み出しクロックのｎｉＪにその占有ビットをリセットし
なけｊｚばならない。例えば２０２においては、その頭
がＡにあり、Ｉ３に向けて成長するＦＩＦＯはセルＡを
読み（２０２のセル３）、１３（２０２のセル６）隣の
空セルに書き込むことによって実現できる。同様に、Ｂ
が頭であり、Ａに向けて成しするＦＩＦＯはセルＢを読
み、Ａの隣の空きセルに書き込むことによって実現でき
乙。頭の１４の空きセルの占有ビットを変化することは
待行列の先頭の次の空きセルの位置を知らせるだけであ
り、末尾のセルの占有ビットを変更することは待行列の
末尾の位置を知らせるだけであることに注意しておく。
待行列の先頭と末尾の間（（は干渉は存在しないので、
んＣみ出しと書き込みの操作は非同期的に生ずる。すな
わち、ＦＩＦｏとの間の書き込みと読み出しは相互に任
意の時点で行なうことができる。先頭の隣の空きセルの
占有ビットの変化は書き込みクロックの後までは何の影
響もないこと、末尾のセルの占有ビットの変化は読み出
しクロックの後まで何の影響もないことは回路によって
保証される。これは隣接したセルが同時に先頭の隣ある
いは末尾の隣の新らしい空きセルになったことを瞬時に
考え、それに従って動作する将棋だおし効果を防止する
のに必要である。最後に、待行列の初期化あるいはリセ
ットのためには、各セルはまたクリア信号によってその
占有ビットをリセットするようにしなければならない。
んＣみ出しと書き込みの操作は非同期的に生ずる。すな
わち、ＦＩＦｏとの間の書き込みと読み出しは相互に任
意の時点で行なうことができる。先頭の隣の空きセルの
占有ビットの変化は書き込みクロックの後までは何の影
響もないこと、末尾のセルの占有ビットの変化は読み出
しクロックの後まで何の影響もないことは回路によって
保証される。これは隣接したセルが同時に先頭の隣ある
いは末尾の隣の新らしい空きセルになったことを瞬時に
考え、それに従って動作する将棋だおし効果を防止する
のに必要である。最後に、待行列の初期化あるいはリセ
ットのためには、各セルはまたクリア信号によってその
占有ビットをリセットするようにしなければならない。
ラストイン−ファーストアウト待行列
本発明に従えば、メモリー例えば第２図の２０２がＬＩ
ＦＯ待行列として動作するためには、書き込み動作の間
にＡあるいはＢの隣の空きセルは待行列の先頭として動
作し、入力バス上の新らしいデータ項目を記憶し、現在
の書き込みクロックの後で次の書き込みクロックの前に
その入力バス上の新らしいデータ項目を記憶しなければ
ならない。読み出し動作の間には、先頭のセルはそれに
記憶されたデータを出力バスに与え、現在の、洸み出し
クロックの後で次の読み出しクロックの１ｉｉｌにその
占有ビットをリセットするように動作する。ＬＩＦＯは
ＡあるいばＢを先頭とし、Ａの隣の空きセルに書き込み
を行ないＡから読み出すか、あるいはＢの隣の空きセル
に書き込み、Ｂから読み出すかのいずれかによって実現
することができる。先頭の隣の空きセルの占有ビットを
変更することは頭の位置を知らせるだけであり、先頭の
セルの占有ビットを変更することによって先頭の隣の空
きセルの位置を変化することに注意されたい。これによ
ってＬＩＦＯの待行列を同時に読み聰きすることは不可
能になる。しかしＬＩＦＯ待行列の同時読み書きはＬＩ
ＦＯ侍行列の正常な動作としては行なわれないので、こ
の結果として生ずる影響は存在しない。
ＦＯ待行列として動作するためには、書き込み動作の間
にＡあるいはＢの隣の空きセルは待行列の先頭として動
作し、入力バス上の新らしいデータ項目を記憶し、現在
の書き込みクロックの後で次の書き込みクロックの前に
その入力バス上の新らしいデータ項目を記憶しなければ
ならない。読み出し動作の間には、先頭のセルはそれに
記憶されたデータを出力バスに与え、現在の、洸み出し
クロックの後で次の読み出しクロックの１ｉｉｌにその
占有ビットをリセットするように動作する。ＬＩＦＯは
ＡあるいばＢを先頭とし、Ａの隣の空きセルに書き込み
を行ないＡから読み出すか、あるいはＢの隣の空きセル
に書き込み、Ｂから読み出すかのいずれかによって実現
することができる。先頭の隣の空きセルの占有ビットを
変更することは頭の位置を知らせるだけであり、先頭の
セルの占有ビットを変更することによって先頭の隣の空
きセルの位置を変化することに注意されたい。これによ
ってＬＩＦＯの待行列を同時に読み聰きすることは不可
能になる。しかしＬＩＦＯ待行列の同時読み書きはＬＩ
ＦＯ侍行列の正常な動作としては行なわれないので、こ
の結果として生ずる影響は存在しない。
先頭の次の空きセルの占有ビットのどのような変化も書
き込みクロックの後になるまでは何の効果もないことと
先頭のセルの占有ビットのどのような変化も読み出しク
ロックの後になるまでは何の効果もないことは回路によ
って保証されている。この場合も隣接したセルが同時に
それが先頭の次の新らしい空セルになったことあるいは
新らしい先頭のセルになったと考えそれに従って動作す
るような将棋だおし効果を防止するために必要である。
き込みクロックの後になるまでは何の効果もないことと
先頭のセルの占有ビットのどのような変化も読み出しク
ロックの後になるまでは何の効果もないことは回路によ
って保証されている。この場合も隣接したセルが同時に
それが先頭の次の新らしい空セルになったことあるいは
新らしい先頭のセルになったと考えそれに従って動作す
るような将棋だおし効果を防止するために必要である。
待行列を初期化あるいはリセットするために、各セルは
まだクリア信号でその占有ビットをリセットできるよう
にしておくことが必要である。
まだクリア信号でその占有ビットをリセットできるよう
にしておくことが必要である。
２４１図を参照すれば、図にはクリアおよび初期化回路
が示されている。ＦＩＦＯあるいはＬＩＦＯ待行列を初
期化するだめには、クリア信号（ＣＬ）ですべてのセル
の占有ビットをリセットし、すべてのセルが空きである
ときに次に１−き込むだめの待行列のせルをプライムす
るだめに仮想的な塞りのセルを作るために右側の隣接セ
ルのＣ，ｉ−］入力と左側の隣接セルＣ，ｉ＋１人力に
セル基り信号を一時的に与える。
が示されている。ＦＩＦＯあるいはＬＩＦＯ待行列を初
期化するだめには、クリア信号（ＣＬ）ですべてのセル
の占有ビットをリセットし、すべてのセルが空きである
ときに次に１−き込むだめの待行列のせルをプライムす
るだめに仮想的な塞りのセルを作るために右側の隣接セ
ルのＣ，ｉ−］入力と左側の隣接セルＣ，ｉ＋１人力に
セル基り信号を一時的に与える。
第２図を参照すれば、本発明に従ってＦＴＦＯあるいは
ＬＩＦＯ動作の間にセルはデータ待行列のＡあるいはＢ
のい゛ノ４れかに招き込捷れたり読み出されたりするこ
とに注意していただきたい。待行列にデータが存在しな
ければ、（すなわちメモリーが空であれば）待行列中に
はセットされている占有ビットは存在せず、従って現在
位ｉ６アトレス回路は最初のデータ項目をメモリーのど
こに−１１１：けば良いかわからないことになる。第１
図と第２図の両方を参照すれば、メモリー２００のルー
プ路２０５の挿入ゲート１０５および１０６によって設
定される仮想的塞りセルを有いてこの問題がｊ９イ決さ
れる。
ＬＩＦＯ動作の間にセルはデータ待行列のＡあるいはＢ
のい゛ノ４れかに招き込捷れたり読み出されたりするこ
とに注意していただきたい。待行列にデータが存在しな
ければ、（すなわちメモリーが空であれば）待行列中に
はセットされている占有ビットは存在せず、従って現在
位ｉ６アトレス回路は最初のデータ項目をメモリーのど
こに−１１１：けば良いかわからないことになる。第１
図と第２図の両方を参照すれば、メモリー２００のルー
プ路２０５の挿入ゲート１０５および１０６によって設
定される仮想的塞りセルを有いてこの問題がｊ９イ決さ
れる。
第１図において、ループ路は二つの接続１０γと１０８
を持っている。経路１０８はチップ１０上のセルＮの占
有どット出カである端子ＣＮを２人カＯＲゲートｉｏｓ
の一方の人力である端子ｃｉ−１に接続する。経路１０
１は占有ビットのせ九Ｎへの入力である端子ＣＮ＋ｌを
端子Ｃｉに接続する。チップ１０のセル１−Ｎにはデー
タは存在しないので、セル１−Ｎのワイヤドオア出カ、
すなわち空リードは抵抗１０９を面して正の電圧Ｖに接
続され、初期化端子ＩＮＩＴに対して論理°′ビ′の空
きメモリー信号を与える。端子ＩＮＴに対するこの論理
゛１パ入カはＯＲゲート１０５を動作して、セル１の入
力ｃ１゜ｉ−］に対して論理” １ ”信号を与え、Ｏ
Ｒゲート１０６を動作して、チップ１ｏの出力Ｃ１に対
して論理” ｌ ”を与える。初期化回路（１０５，１
０６）のこの信号条件がＮとセルフの間に仮想的な塞状
態のセルが存在することを桟贋することになる。このよ
うをば号接続において、チップ１ｏのセル１の制御回路
は自、１−１−塞、Ｃ，ｉ−空、Ｃ，ｉ＋］−塞と見る
ことになる。第２図の２０６に従って、セル１はデータ
待行列のＢ端の次の空セルであると考えられる。さらに
、チップ１０のセルＮの制御回路からはＣ，１−１−空
、Ｃ，ｉ−空、Ｃ＋ ｉ＋］−塞であると見え、第２図
の２０７に従って、セルＮをデータ待行列のＡ端の次の
空セルであると見ることになる。
を持っている。経路１０８はチップ１０上のセルＮの占
有どット出カである端子ＣＮを２人カＯＲゲートｉｏｓ
の一方の人力である端子ｃｉ−１に接続する。経路１０
１は占有ビットのせ九Ｎへの入力である端子ＣＮ＋ｌを
端子Ｃｉに接続する。チップ１０のセル１−Ｎにはデー
タは存在しないので、セル１−Ｎのワイヤドオア出カ、
すなわち空リードは抵抗１０９を面して正の電圧Ｖに接
続され、初期化端子ＩＮＩＴに対して論理°′ビ′の空
きメモリー信号を与える。端子ＩＮＴに対するこの論理
゛１パ入カはＯＲゲート１０５を動作して、セル１の入
力ｃ１゜ｉ−］に対して論理” １ ”信号を与え、Ｏ
Ｒゲート１０６を動作して、チップ１ｏの出力Ｃ１に対
して論理” ｌ ”を与える。初期化回路（１０５，１
０６）のこの信号条件がＮとセルフの間に仮想的な塞状
態のセルが存在することを桟贋することになる。このよ
うをば号接続において、チップ１ｏのセル１の制御回路
は自、１−１−塞、Ｃ，ｉ−空、Ｃ，ｉ＋］−塞と見る
ことになる。第２図の２０６に従って、セル１はデータ
待行列のＢ端の次の空セルであると考えられる。さらに
、チップ１０のセルＮの制御回路からはＣ，１−１−空
、Ｃ，ｉ−空、Ｃ＋ ｉ＋］−塞であると見え、第２図
の２０７に従って、セルＮをデータ待行列のＡ端の次の
空セルであると見ることになる。
仮想的な塞状態のセル、ゲート１ｏ５および１０６はそ
れに隣接したセル１とセルＮに古鳴ｆット（ＣＩ、４＝
Ｏ，Ｃｉ ］＝０）を見ることになり、従って第２図の
データ待行列２０８の最初と最後のセルであるように見
えることになる。従って、初期化の後でメモリーに招き
込１れるｊ′役初のデータはＡ端あるいはＢ端のいずれ
からデータ待行列が成長するかに応じてセル１あるいは
セルＮのいずれかに書き適寸れることになる。
れに隣接したセル１とセルＮに古鳴ｆット（ＣＩ、４＝
Ｏ，Ｃｉ ］＝０）を見ることになり、従って第２図の
データ待行列２０８の最初と最後のセルであるように見
えることになる。従って、初期化の後でメモリーに招き
込１れるｊ′役初のデータはＡ端あるいはＢ端のいずれ
からデータ待行列が成長するかに応じてセル１あるいは
セルＮのいずれかに書き適寸れることになる。
データがいずれかのセルに一度書き込まれると、空きリ
ードは論理０となる。これによってＣＮ、ｉ＋１とＣＩ
、ｉ−１にはもはや論理“１″°が与えられていないよ
うになるから、仮想セルは消え去ることになる。端子Ｃ
ＮはＯＲ’７’ −ト１０５を経由して（４，ｉ−１に
接続され、出力Ｃ１，ｉはＯＲゲート１０６を経由して
端子ＣＮ＋１に接続されているからセルはループ構成に
接続されていることになる。
ードは論理０となる。これによってＣＮ、ｉ＋１とＣＩ
、ｉ−１にはもはや論理“１″°が与えられていないよ
うになるから、仮想セルは消え去ることになる。端子Ｃ
ＮはＯＲ’７’ −ト１０５を経由して（４，ｉ−１に
接続され、出力Ｃ１，ｉはＯＲゲート１０６を経由して
端子ＣＮ＋１に接続されているからセルはループ構成に
接続されていることになる。
第３図にはチップ１乃至Ｍを含む多チツプ構成に必要な
接続が示されている。図示のように、多チツプループは
チップＭの端子ＣＮをチップ１の端子Ｃ１−１に接続し
、チップ１の端子ＣｉをチップＭの端子Ｃ，Ｎ＋１に接
続することによって構成される。チップ］−Ｍの空端子
のワイヤドオア接続は抵抗３０３全通して電圧十■とチ
ップ１の端子ＩＮＩＴに接続されている。
接続が示されている。図示のように、多チツプループは
チップＭの端子ＣＮをチップ１の端子Ｃ１−１に接続し
、チップ１の端子ＣｉをチップＭの端子Ｃ，Ｎ＋１に接
続することによって構成される。チップ］−Ｍの空端子
のワイヤドオア接続は抵抗３０３全通して電圧十■とチ
ップ１の端子ＩＮＩＴに接続されている。
第３図に示した多チツプ接続において、仮想ビットはチ
ップＭとチップｌの間にだけ現われる必要があるから、
チップ２−ＭのＩＮＩＴ端子ば論理“′０″の接地電圧
に接続されている。隣接したチップの間の占有ステータ
スの相互接続ＣＮからＣ，ｉ−１へ、Ｃ，Ｎ十１からＣ
，ｉへは第１図に示したチップｌＯの隣接したセルの間
について述べだのと同様であることに注意していただき
たい。この場合も、もしチップトＭのすべてのセルが空
であれば、そのときにはチップＭと１の間に仮想的な塞
りのせルが設定されることになる。この条件においては
、入力された第１のデータはチップ１のセル１あるいは
チップＭのセルＮに対してデータ待行列がＡあるいはＢ
のいずれから成長するようになっているかに応動して書
き込まれる。第１のデータ項目が、先に述べたようにチ
ップトＭの任意のせルに書き込１れると、リード空は０
となり、仮想占有ビットが消えることになる。最後のデ
ータ項目がチップｌ −Ｍのセルから読み出され、これ
によって次の書き込み動作のためにセルのループをプラ
イムしたときに仮想占有ビットが再び現われることに注
意していただきだい。
ップＭとチップｌの間にだけ現われる必要があるから、
チップ２−ＭのＩＮＩＴ端子ば論理“′０″の接地電圧
に接続されている。隣接したチップの間の占有ステータ
スの相互接続ＣＮからＣ，ｉ−１へ、Ｃ，Ｎ十１からＣ
，ｉへは第１図に示したチップｌＯの隣接したセルの間
について述べだのと同様であることに注意していただき
たい。この場合も、もしチップトＭのすべてのセルが空
であれば、そのときにはチップＭと１の間に仮想的な塞
りのせルが設定されることになる。この条件においては
、入力された第１のデータはチップ１のセル１あるいは
チップＭのセルＮに対してデータ待行列がＡあるいはＢ
のいずれから成長するようになっているかに応動して書
き込まれる。第１のデータ項目が、先に述べたようにチ
ップトＭの任意のせルに書き込１れると、リード空は０
となり、仮想占有ビットが消えることになる。最後のデ
ータ項目がチップｌ −Ｍのセルから読み出され、これ
によって次の書き込み動作のためにセルのループをプラ
イムしたときに仮想占有ビットが再び現われることに注
意していただきだい。
セルの実現
第１図に示されるように、基本ＦＩＦＯ／ＬＩＦＯセル
、例えば１０はステータスセクション１１、制御セクシ
ョン１２および記憶メモリーセクション１３から成って
いる。これらのセクションはこれらが第１図に示すよう
に柱状にスタックされるように設剖されている。第１３
図はステータスセクション第４図、制御セクション第５
図および記憶セクション第１２図の詳細な図の関係を図
示している。
、例えば１０はステータスセクション１１、制御セクシ
ョン１２および記憶メモリーセクション１３から成って
いる。これらのセクションはこれらが第１図に示すよう
に柱状にスタックされるように設剖されている。第１３
図はステータスセクション第４図、制御セクション第５
図および記憶セクション第１２図の詳細な図の関係を図
示している。
ステータスセクションは第４図に詳述されており、論理
およびバッファゲートで構成さ、れている。ＩＪ ＯＮ
Ｅ上の信号は信号ＯＮＥの反転版であり、これが接地
になるとセルＣ１１が塞シ（論理゛°１”）であり、隣
接したセルＣ，ｉ−１およびＣ，ｉ＋１が空（論理″０
′”）であることを示す。インバータ４０１．４０２と
３人力のオープンコレクタＮＡＮＤゲート４０３は、抵
抗３０６（第３図）と共に線ＯＮＥ上に信号を発生する
。線ＯＮＥはチップ１．０ 」二のすべてのメモリーセ
ル１−Ｍに対してワイヤドオア接続される。線ＣＯＭＰ
上の信号は信号ＣＯＭＰの反転版であり、地気状態にな
ってセルＣ，ｉが空きであり、隣接セルＣ，ｉ−１およ
びＣ，ｉ＋１が塞であることを示す。インバータ４０４
と３人力のオープンコレクタのＮＡＮＤゲート４０５は
抵抗３０５（第３図）と共に線ＣＯＭＰ、Ｊ二の信号を
発生する。線ＣＯＭＰは１だチップ１０上のすべてのメ
モリーセルｌ−Ｍに対してワイヤ上ＯＲ接続される。
およびバッファゲートで構成さ、れている。ＩＪ ＯＮ
Ｅ上の信号は信号ＯＮＥの反転版であり、これが接地
になるとセルＣ１１が塞シ（論理゛°１”）であり、隣
接したセルＣ，ｉ−１およびＣ，ｉ＋１が空（論理″０
′”）であることを示す。インバータ４０１．４０２と
３人力のオープンコレクタＮＡＮＤゲート４０３は、抵
抗３０６（第３図）と共に線ＯＮＥ上に信号を発生する
。線ＯＮＥはチップ１．０ 」二のすべてのメモリーセ
ル１−Ｍに対してワイヤドオア接続される。線ＣＯＭＰ
上の信号は信号ＣＯＭＰの反転版であり、地気状態にな
ってセルＣ，ｉが空きであり、隣接セルＣ，ｉ−１およ
びＣ，ｉ＋１が塞であることを示す。インバータ４０４
と３人力のオープンコレクタのＮＡＮＤゲート４０５は
抵抗３０５（第３図）と共に線ＣＯＭＰ、Ｊ二の信号を
発生する。線ＣＯＭＰは１だチップ１０上のすべてのメ
モリーセルｌ−Ｍに対してワイヤ上ＯＲ接続される。
各セル上の空きの２進信号は各セルＣ，ｉにその占有ビ
ットステータスＣＩ、ｉをチェックさぜることによって
発生される。もし占有セルが基りであれば（ＣＩ、１＝
１）、オープンコレクタのインバータ４０６は空きステ
ータス線を接地する。この出力は外部プルアップ抵抗３
０３（第４図）と関連して、メモリー回路の各セルが空
のときだけ論理°“１°゛の空き信号を発生する。
ットステータスＣＩ、ｉをチェックさぜることによって
発生される。もし占有セルが基りであれば（ＣＩ、１＝
１）、オープンコレクタのインバータ４０６は空きステ
ータス線を接地する。この出力は外部プルアップ抵抗３
０３（第４図）と関連して、メモリー回路の各セルが空
のときだけ論理°“１°゛の空き信号を発生する。
各セルの塞信号はセルＣ１■の各々にその占有ステータ
スＣＩ、ｉをチェックさせることによって発生される。
スＣＩ、ｉをチェックさせることによって発生される。
もしセルが空きすなわち占有されていないと（ｃｌ、＋
＝Ｏ）、そのときにはオープンコレクタのインバータ４
０７は基ステータス線を接地する。この出力は外部プル
アップ抵抗３０４と共にメモリー回路の各セルが塞りで
あるときだけ、論理“１″の塞シ信号を発生する。
＝Ｏ）、そのときにはオープンコレクタのインバータ４
０７は基ステータス線を接地する。この出力は外部プル
アップ抵抗３０４と共にメモリー回路の各セルが塞りで
あるときだけ、論理“１″の塞シ信号を発生する。
ＦＩＦＯ／ＬＩＦＯセルの制御セクション１２は第５図
に図示されている。一般に、制御回路１２はコマンドバ
ス１０３とそれ自身（ＣＮ、ｉ）と両側の隣接セル（Ｃ
Ｎ、ｉ −１’。
に図示されている。一般に、制御回路１２はコマンドバ
ス１０３とそれ自身（ＣＮ、ｉ）と両側の隣接セル（Ｃ
Ｎ、ｉ −１’。
ＣＮ、ｉ＋１） の占有状況を監視する。その佇。
報から、制御回路はそのセルのデータ侍行列におけるセ
ルの相対位置を判定し、占有ビットを維持し、人力バス
上のデータを記憶するか、記憶されたデータを出力バス
に与えるかあるいはそのいずれをも実１テシないかを決
定する。
ルの相対位置を判定し、占有ビットを維持し、人力バス
上のデータを記憶するか、記憶されたデータを出力バス
に与えるかあるいはそのいずれをも実１テシないかを決
定する。
制御セクション１２は読み出し制御回路（５００−５０
７Ｌ１月き込みＩυ御回ｉ、ｊ７５（５１１−５１７）
および占有ステータス回路（５０Ｂ−５１０，５１８）
から成っている。制御セクションへの制御線はデ〜り待
行列のＡ端あるいはＢ端のいずれから読み出すかを示す
読み出しＡ／Ｂ信号、いつ読み出しを行なうかを示す読
み出しクロック伝号、（−１行列の次のＡ端あるいはＢ
端の空きセルのいずれにｂき込むかを示す書き込みＡ
／ Ｂ も号、いつ淋き込みを行なうかを示す書き込み
クロック信号および占有ビットフリップフロップ５０８
をリセットする全体クリアイ１ｊ−号を含んでいる。
７Ｌ１月き込みＩυ御回ｉ、ｊ７５（５１１−５１７）
および占有ステータス回路（５０Ｂ−５１０，５１８）
から成っている。制御セクションへの制御線はデ〜り待
行列のＡ端あるいはＢ端のいずれから読み出すかを示す
読み出しＡ／Ｂ信号、いつ読み出しを行なうかを示す読
み出しクロック伝号、（−１行列の次のＡ端あるいはＢ
端の空きセルのいずれにｂき込むかを示す書き込みＡ
／ Ｂ も号、いつ淋き込みを行なうかを示す書き込み
クロック信号および占有ビットフリップフロップ５０８
をリセットする全体クリアイ１ｊ−号を含んでいる。
第１０図を参照すれば、図にはＦＩＦＯあるいはＬＩＦ
Ｏを実現するために制御線読み出しＡ／Ｂおよび書き込
みＡ／Ｂに要求される信号を示している。端Ａ（第２図
の線６０２）に書き込み、端Ｂから読み出すＦＩＦＯを
実現するには、リード上の信号は読み出しＡ／Ｂ−ＯＮ
？！’き込みＡ／Ｂ＝０である。読み出しＡ／Ｂ線と
１き込みＡ／Ｂ線上の信号を反転すれば、ＦＩＦＯは端
Ｂに１き込み、端Ａから読み出すように変更できる。端
Ａから読み出し、書き込みを行なうＬＩＦＯを実現する
には読み出しＡ／Ｂ、、書き込みＡ／Ｂは共に論理“０
″にしなければならない。従って、リードＡ／Ｂおよび
ＷＲＩＴＥ Ａ／Ｂ上の信号の四つの組合せによって、
二つの異るタイプのメモリー（ＦＩＦＯとＬＩＦＯ）に
ついて二つの異る動作モード（Ａ端あるいはＢ端）を指
定することができる。第１０図の動作を実現する回路は
第５図の一部である。
Ｏを実現するために制御線読み出しＡ／Ｂおよび書き込
みＡ／Ｂに要求される信号を示している。端Ａ（第２図
の線６０２）に書き込み、端Ｂから読み出すＦＩＦＯを
実現するには、リード上の信号は読み出しＡ／Ｂ−ＯＮ
？！’き込みＡ／Ｂ＝０である。読み出しＡ／Ｂ線と
１き込みＡ／Ｂ線上の信号を反転すれば、ＦＩＦＯは端
Ｂに１き込み、端Ａから読み出すように変更できる。端
Ａから読み出し、書き込みを行なうＬＩＦＯを実現する
には読み出しＡ／Ｂ、、書き込みＡ／Ｂは共に論理“０
″にしなければならない。従って、リードＡ／Ｂおよび
ＷＲＩＴＥ Ａ／Ｂ上の信号の四つの組合せによって、
二つの異るタイプのメモリー（ＦＩＦＯとＬＩＦＯ）に
ついて二つの異る動作モード（Ａ端あるいはＢ端）を指
定することができる。第１０図の動作を実現する回路は
第５図の一部である。
第２図、第５図および第１０図を参照すれば、端Ａから
読み出し端ＢＫ書き込みＰＩＦＯｌｏｏｌの動作例が示
されている。リード読み出しＡ／Ｂ上の論理“０′”の
信号によってインバータ５０１を通してＡ Ｎ ｌ）ゲ
ート５０２を付勢し、ＡＮＤゲート５０３を消勢する。
読み出し端ＢＫ書き込みＰＩＦＯｌｏｏｌの動作例が示
されている。リード読み出しＡ／Ｂ上の論理“０′”の
信号によってインバータ５０１を通してＡ Ｎ ｌ）ゲ
ート５０２を付勢し、ＡＮＤゲート５０３を消勢する。
第６図に示しているのは端Ａから読み出し端ＢＫ書き込
むＩｉ” Ｉ Ｆ Ｏを形成する第５図の付勢回路の論
理的等画回路である。
むＩｉ” Ｉ Ｆ Ｏを形成する第５図の付勢回路の論
理的等画回路である。
第２図の２０９に図示されるように、位置アドレス方式
ではセルＣ，ｉ−１の論理パＯ′”（空）ステータスと
セルＣ，ｉの論理” ｌ ”（塞）ステータスによって
データ待行列のＡ端が識別される。セルＣ，ｉ＋１のス
テータスはＣ１ｉがデータ待行列（第２図の２０８）の
最初／最後のセルのいずれであるかについての追加の情
限を提供するだけであることに ′注意しておく。この
追加のＣ，ｉ＋］情報は読み出しあるいは書き込み動作
には重要ではないから、これは利用されない。
ではセルＣ，ｉ−１の論理パＯ′”（空）ステータスと
セルＣ，ｉの論理” ｌ ”（塞）ステータスによって
データ待行列のＡ端が識別される。セルＣ，ｉ＋１のス
テータスはＣ１ｉがデータ待行列（第２図の２０８）の
最初／最後のセルのいずれであるかについての追加の情
限を提供するだけであることに ′注意しておく。この
追加のＣ，ｉ＋］情報は読み出しあるいは書き込み動作
には重要ではないから、これは利用されない。
セルＣＮ、ｉ−１からの論理” ｏ ”はインバータ５
０４によって反転され、ＡＮＤゲート５０２によってゲ
ートされてＯＲゲート５０５に行く。ＣＮ、ｉは論理”
１ ”であり、ゲート５０５の出力は論理” ｉ ”
であるから、ＡＮＤゲート５０６の出力；従って読み出
しラッチ５０７の入力りは論理゛１′にある。
０４によって反転され、ＡＮＤゲート５０２によってゲ
ートされてＯＲゲート５０５に行く。ＣＮ、ｉは論理”
１ ”であり、ゲート５０５の出力は論理” ｉ ”
であるから、ＡＮＤゲート５０６の出力；従って読み出
しラッチ５０７の入力りは論理゛１′にある。
第５図と第１図のタイミング図の両方を参照すれば、読
み出し制御信号の相対的タイミンクについて述べられて
いる。上述したように、時刻ｔ１で読み出しラッチ５０
７のＤ入力は論理“′１′に々る。読み出しラッチ５０
７は付勢リードＥが論理“Ｏ“′であるときに、出力Ｑ
が入力りに従い、Ｅが論理” １ ”になるときに（立
」二りで）出力Ｑがその現在の論理状態にラッチされる
ような装置である。従って読み出しラッチ５０７の出力
Ｑは時勿ｊｔ１からｔ２の間入力りに従って変化する。
み出し制御信号の相対的タイミンクについて述べられて
いる。上述したように、時刻ｔ１で読み出しラッチ５０
７のＤ入力は論理“′１′に々る。読み出しラッチ５０
７は付勢リードＥが論理“Ｏ“′であるときに、出力Ｑ
が入力りに従い、Ｅが論理” １ ”になるときに（立
」二りで）出力Ｑがその現在の論理状態にラッチされる
ような装置である。従って読み出しラッチ５０７の出力
Ｑは時勿ｊｔ１からｔ２の間入力りに従って変化する。
ここではデータ待行列の端Ａからの読み出しが望ましい
としているから、読み出すべきＦＩＦＯ中のデータが存
在することを示すフリップ−フロップ５０Ｂの占有ビッ
トは初めからセットされており、（塞状態になっている
。）、これによって出力ＱとリードＣＮ。
としているから、読み出すべきＦＩＦＯ中のデータが存
在することを示すフリップ−フロップ５０Ｂの占有ビッ
トは初めからセットされており、（塞状態になっている
。）、これによって出力ＱとリードＣＮ。
１が論」呈゛Ｉ′”になっている。ｆｉｌｅみ出しクロ
ック信号の前縁の時刻Ｅ２で、読み出しラッチ５０γの
出力Ｑは入力りの現在の状態である論理“１゛′に固定
される。、読み出しラッチ５０７の出力Ｑは出力付勢リ
ードであり、これは後述するように、データ記憶セクシ
ョン（第１図のＢ）からの読み出し動作を伺勢する。
ック信号の前縁の時刻Ｅ２で、読み出しラッチ５０γの
出力Ｑは入力りの現在の状態である論理“１゛′に固定
される。、読み出しラッチ５０７の出力Ｑは出力付勢リ
ードであり、これは後述するように、データ記憶セクシ
ョン（第１図のＢ）からの読み出し動作を伺勢する。
読み出しクロック信号は寸だ読み出しう゛フチ５０フの
出力Ｑとゲート５０９でＡＮＤされて、時刻ｔ２で占有
ピットフリップフロ゛ノブ５０８のリセット端子Ｒに与
えられるＯＲゲート５１０からのリセット信号を形成す
る。
出力Ｑとゲート５０９でＡＮＤされて、時刻ｔ２で占有
ピットフリップフロ゛ノブ５０８のリセット端子Ｒに与
えられるＯＲゲート５１０からのリセット信号を形成す
る。
占有フリップ゛２０ツブ５０８かリセットしたときには
、その出力Ｑは論理１！ ” Ｏ”になり、これはリー
ド゛Ｃ，ｉＪ二のデータを変化し、それによってデータ
待行列中のセルの相対位置を示すことに注意していただ
きたい。リードＣＮ、ｉが論理” １ ”になったとき
に、ゲート５０６は消勢されて読み出しランチ５０７へ
の入力りはゲート遅延ｔ２−ｔ３の後の時刻ｔ３で論理
” ｏ ”になる。しかし、リードＤのこの変化は、ラ
ッチは読み出しクロック信号の立上りでしか入力に応動
しないので、読み出しラッチ５０７の内容に影響を与え
ない。このような読み出しラッチ５０７と占有ビットフ
リップフロップ５０８の間のマスター・スレーブ関係は
先に述べた将棋だおし効果を防止するために必要である
。明らかに、本発明に従って他のマスタースレーブフリ
ップ−フロップ装置を使用することもできる。
、その出力Ｑは論理１！ ” Ｏ”になり、これはリー
ド゛Ｃ，ｉＪ二のデータを変化し、それによってデータ
待行列中のセルの相対位置を示すことに注意していただ
きたい。リードＣＮ、ｉが論理” １ ”になったとき
に、ゲート５０６は消勢されて読み出しランチ５０７へ
の入力りはゲート遅延ｔ２−ｔ３の後の時刻ｔ３で論理
” ｏ ”になる。しかし、リードＤのこの変化は、ラ
ッチは読み出しクロック信号の立上りでしか入力に応動
しないので、読み出しラッチ５０７の内容に影響を与え
ない。このような読み出しラッチ５０７と占有ビットフ
リップフロップ５０８の間のマスター・スレーブ関係は
先に述べた将棋だおし効果を防止するために必要である
。明らかに、本発明に従って他のマスタースレーブフリ
ップ−フロップ装置を使用することもできる。
時刻ｔ４で読み出しクロック信号が論理°°０“に戻つ
たときに、読み出しラッチ５０７の出力Ｑは再びＤ入力
に従って、論理” ｏ ”になる。
たときに、読み出しラッチ５０７の出力Ｑは再びＤ入力
に従って、論理” ｏ ”になる。
ＦＩＦＯに対して、端Ｂからの書き込みを付勢するには
、第１０図の１００１に示すようにリード証き込みＡ／
Ｂは論理” １ ”になる。リード澹き込みＡ ／ Ｂ
上の論理゛°１“信号はＡＮＤゲート５１１を付勢し、
インバータ５１３を経由してＡＮＤゲート５１２を消勢
する。従って、セルＣＮ、ｉ−１の占有ステータスが考
慮され、セルＣＮ、ｉ＋１のステータスは前照されない
ことになる。第２図の２１０に示されるように、データ
待行列のＢ端に対する１き込み動作のだめにはＢの次の
空きセルが必要である。この条件のだめには隣接セルＣ
Ｎ、ｉ−１に塞り状態が、セルＣＮ、ｉに空きの論理”
ｏ ”状態が必要である。この場合も、この書き込み
動作のだめには、これが最後の空きセルであるかどうか
は重要ではない。従ってＡＮＤゲート５１１からの論」
里“１″出力のためにはり−ドＣＮ。
、第１０図の１００１に示すようにリード証き込みＡ／
Ｂは論理” １ ”になる。リード澹き込みＡ ／ Ｂ
上の論理゛°１“信号はＡＮＤゲート５１１を付勢し、
インバータ５１３を経由してＡＮＤゲート５１２を消勢
する。従って、セルＣＮ、ｉ−１の占有ステータスが考
慮され、セルＣＮ、ｉ＋１のステータスは前照されない
ことになる。第２図の２１０に示されるように、データ
待行列のＢ端に対する１き込み動作のだめにはＢの次の
空きセルが必要である。この条件のだめには隣接セルＣ
Ｎ、ｉ−１に塞り状態が、セルＣＮ、ｉに空きの論理”
ｏ ”状態が必要である。この場合も、この書き込み
動作のだめには、これが最後の空きセルであるかどうか
は重要ではない。従ってＡＮＤゲート５１１からの論」
里“１″出力のためにはり−ドＣＮ。
ｉ −１１の論理“１″信号が必要である。
ＡＮＤケート５１１の論理′°】“出力はＯＲゲート５
１４を通してＡＮＤゲート５１５に与えられる。リード
ＣＮ、ｉ上の論理“０″′はインバータ５１６によって
反転されてＡＮＤゲート５１５の他方の入力に与えられ
る。
１４を通してＡＮＤゲート５１５に与えられる。リード
ＣＮ、ｉ上の論理“０″′はインバータ５１６によって
反転されてＡＮＤゲート５１５の他方の入力に与えられ
る。
ＡＮＤゲート５１５の出力は時刻ｔ５で論理°°１″″
になり、書き込みデータラッチ５１７をセットして、時
刻ｔ５で出力Ｑを論理“１パにする。書き込みデータラ
ッチ５１７は読み出しラッチ５０７と同様であるから、
これは同様に動作し、従って書き込みクロック信号の前
縁で出力Ｑは入力りの現在の状態にｔ５においてラッチ
されることになる。
になり、書き込みデータラッチ５１７をセットして、時
刻ｔ５で出力Ｑを論理“１パにする。書き込みデータラ
ッチ５１７は読み出しラッチ５０７と同様であるから、
これは同様に動作し、従って書き込みクロック信号の前
縁で出力Ｑは入力りの現在の状態にｔ５においてラッチ
されることになる。
■き込みデータラッチ５１７のＱ出力は捷だＡＮＤゲー
ト５１８で書き込みクロックと共にＡＮＤされ、時刻ｔ
６で占有ビットフリップフロップ５０８をセットするの
に使用される。出力ＣＮ、ｒは時刻ｔ１で論理°“Ｊ“
となり、時刻ｔ７で書き込みラッチ５１γのリードＤを
論理゛０″′にする。再び゛書き込みデータラッチ５１
７と占有ビットフリップフロップ５０８の間のマスター
スレーブ動作によって誤つンク将棋だおし動作が生ずる
のを防止する。時刻Ｌ８で書き込みクロックが論理”
ｏ ”になったときに、書き込みラッチ５１７の出力Ｑ
はその人力りに追随して論理°“０″になる。
ト５１８で書き込みクロックと共にＡＮＤされ、時刻ｔ
６で占有ビットフリップフロップ５０８をセットするの
に使用される。出力ＣＮ、ｒは時刻ｔ１で論理°“Ｊ“
となり、時刻ｔ７で書き込みラッチ５１γのリードＤを
論理゛０″′にする。再び゛書き込みデータラッチ５１
７と占有ビットフリップフロップ５０８の間のマスター
スレーブ動作によって誤つンク将棋だおし動作が生ずる
のを防止する。時刻Ｌ８で書き込みクロックが論理”
ｏ ”になったときに、書き込みラッチ５１７の出力Ｑ
はその人力りに追随して論理°“０″になる。
第グ図と第１Ｏ図の両方を参照すれば、端Ａから書き込
み、端Ｂから読み出すＦＩＦＯを実現するだめには、読
み出しＡ／Ｂ＝１で書き込みＡ／Ｂ＝０とする。第５図
を参照すれば、読み出しＡ／Ｂ＝１であれば、ＡＮＤゲ
ート５０３が付勢され、ＡＮＤゲート５０２が消勢され
る。第７図に例示されているのは端Ｂから読み出し、端
Ａに書き込むＦＩＦＯを形成する第５図で付勢された回
路の論理的等価回路である。
み、端Ｂから読み出すＦＩＦＯを実現するだめには、読
み出しＡ／Ｂ＝１で書き込みＡ／Ｂ＝０とする。第５図
を参照すれば、読み出しＡ／Ｂ＝１であれば、ＡＮＤゲ
ート５０３が付勢され、ＡＮＤゲート５０２が消勢され
る。第７図に例示されているのは端Ｂから読み出し、端
Ａに書き込むＦＩＦＯを形成する第５図で付勢された回
路の論理的等価回路である。
従って、第２図の線２１０に示されるように、データ待
行列のＢ端から読み出しを行なうにばＣ，１−１−１−
空、Ｃ，ｉ−塞の信号が必要である。この場合も、端Ａ
の読み出し動作について前述したのと同様の方法で、第
５図の占有フリップフロップ５０８がセットされる。端
Ａに対する糊き込み動作を実行するために、信号書き込
みＡ／Ｂ＝ＯはＡＮＤゲート５１２をイて１勢し、ＡＮ
Ｄゲート５１１を消勢する。従って第２図の線２０７に
示すようにデータ待行列のＡ端に書き込みを行なうには
、信号Ｃ，ｉ＋ｌ−塞、Ｃ，ｉ−空が必要になる。この
場合にも、先に、如べ／このと同様の方法で、第５図の
書き込みデータラッチ５１７と占有ビットフリップフロ
ップ５０８はそれぞれクリアされてセットされる。
行列のＢ端から読み出しを行なうにばＣ，１−１−１−
空、Ｃ，ｉ−塞の信号が必要である。この場合も、端Ａ
の読み出し動作について前述したのと同様の方法で、第
５図の占有フリップフロップ５０８がセットされる。端
Ａに対する糊き込み動作を実行するために、信号書き込
みＡ／Ｂ＝ＯはＡＮＤゲート５１２をイて１勢し、ＡＮ
Ｄゲート５１１を消勢する。従って第２図の線２０７に
示すようにデータ待行列のＡ端に書き込みを行なうには
、信号Ｃ，ｉ＋ｌ−塞、Ｃ，ｉ−空が必要になる。この
場合にも、先に、如べ／このと同様の方法で、第５図の
書き込みデータラッチ５１７と占有ビットフリップフロ
ップ５０８はそれぞれクリアされてセットされる。
再び第５図と第１０図を参照すれば、端へ６０３から書
き込み、読み出しを行なうＬＩＦＯを実現するには、リ
ード読み出しＡ／Ｂ表書き込みＡ ／ Ｂが共に論理＋
１０＋＋になっている必要がある。第５図を参照すれば
、読み出しＡ／Ｂ＝０であれば、ＡＮＤゲート５０２は
付勢され、ＡＮＤゲート５０３は消勢される。第８図に
は端Ａから読み出し、端Ａに書き込むＬＩＦＯを形成す
る第５図の結果として得られた回路の論理的等価回路が
示されている。
き込み、読み出しを行なうＬＩＦＯを実現するには、リ
ード読み出しＡ／Ｂ表書き込みＡ ／ Ｂが共に論理＋
１０＋＋になっている必要がある。第５図を参照すれば
、読み出しＡ／Ｂ＝０であれば、ＡＮＤゲート５０２は
付勢され、ＡＮＤゲート５０３は消勢される。第８図に
は端Ａから読み出し、端Ａに書き込むＬＩＦＯを形成す
る第５図の結果として得られた回路の論理的等価回路が
示されている。
端ＡＫ書き込むＰＩＦＯＶＣ対する読み出しＡの動作も
先に述べたように実行され、招き込みＡ／Ｂが論理゛０
“であるとＡＮＤケート５１２が４７］勢されＡＮＤゲ
ート５１１が消勢される。この動作は端Ａに一部き込む
ＦＩＦＯについて先（て述べた場合と同様である。
先に述べたように実行され、招き込みＡ／Ｂが論理゛０
“であるとＡＮＤケート５１２が４７］勢されＡＮＤゲ
ート５１１が消勢される。この動作は端Ａに一部き込む
ＦＩＦＯについて先（て述べた場合と同様である。
最後に、端Ｂから読み書きするＬＩＦＯ（第１０図の６
０４）を実現するには両方のリード読み出しＡ／１３と
摺、き込みＡ／Ｂは共に論理” ］“になっている必要
がある。第５図を参照すれば、読み出しＡ／Ｂ＝１では
ＡＮＤゲート５０３が付勢されＡＮＤゲート５０２が消
勢される。第９図に図示しているのはこの結果得られる
端Ｂから読み書きするＬＩＦＯを形成する第５図の回路
の論理的等副回路である。
０４）を実現するには両方のリード読み出しＡ／１３と
摺、き込みＡ／Ｂは共に論理” ］“になっている必要
がある。第５図を参照すれば、読み出しＡ／Ｂ＝１では
ＡＮＤゲート５０３が付勢されＡＮＤゲート５０２が消
勢される。第９図に図示しているのはこの結果得られる
端Ｂから読み書きするＬＩＦＯを形成する第５図の回路
の論理的等副回路である。
動作はＦＩＦＯに対する読み出しＢの動作について先に
述べたのと同様に動作する。端Ｂに１き込むには、１゛
き込みＡ／Ｂは論理°“ｉ ”で、これはＡＮＤゲート
５１１を付勢し、ＡＮＤゲート５１２を消勢する。この
動作はＦＩＦＯに対する先に述べた書き込みＢ動作と同
様である。
述べたのと同様に動作する。端Ｂに１き込むには、１゛
き込みＡ／Ｂは論理°“ｉ ”で、これはＡＮＤゲート
５１１を付勢し、ＡＮＤゲート５１２を消勢する。この
動作はＦＩＦＯに対する先に述べた書き込みＢ動作と同
様である。
同一のセルは同時に読み出したり書き込んだりすること
はできないから、ＦＩＦｏのように同時に占有ビットを
セット、リセットすることは不可能であることに注意し
ておく。
はできないから、ＦＩＦｏのように同時に占有ビットを
セット、リセットすることは不可能であることに注意し
ておく。
しかしこのような同時読み書きは正常のＬＩＦＯの動作
の一部ではないから、正常のＬＩＦＯとしての動作の間
ではセルの占有ビットの同時セット リセットは可能で
ある。
の一部ではないから、正常のＬＩＦＯとしての動作の間
ではセルの占有ビットの同時セット リセットは可能で
ある。
全体クリア信号（ＣＬ）が制御セクション１２に力えら
れたときには占有ビットフリップフロップ５０８がリセ
ットされる。全体クリア信号は初期化ステップの間にす
べてのセルを空にするように使用される。
れたときには占有ビットフリップフロップ５０８がリセ
ットされる。全体クリア信号は初期化ステップの間にす
べてのセルを空にするように使用される。
Ｆ Ｉ ＦＯ／Ｌ Ｉ ＦＯセルの記憶セクション１３
が第１２図に図示されている。先に述べたように、記憶
セクションは任意の大きさのデータ項目を入ノＪおよび
出力するように任意の数のラッチＪで構成すればよく、
これに対応して、入力バスＩＮと出力ハスＯＵＴも寸た
Ｊビワ８幅になる。従って第１２図にはＤ形フリップフ
ロップ８０１−１乃至８ｏ１−Ｊと３状態バッファ８０
２−１乃至８０２−Ｊが設けられている。フリップフロ
ップの各入力Ｄｌよそれに関連する入力リードに接続さ
れ、一方各出力Ｑは関連するバッファを心して出力バス
ＯＵＴの出力リートに接続されている。占有ステータス
信号ＣＮ、ｉはラッチのクロックリードＣＫ接続されて
いる。情報は第５図の占有フリップフロップ５０８の出
力Ｑである信号ＣＮ、ｉの前縁でデータラッチ８０１−
１乃至８０１−Ｊに書き適寸れる。
が第１２図に図示されている。先に述べたように、記憶
セクションは任意の大きさのデータ項目を入ノＪおよび
出力するように任意の数のラッチＪで構成すればよく、
これに対応して、入力バスＩＮと出力ハスＯＵＴも寸た
Ｊビワ８幅になる。従って第１２図にはＤ形フリップフ
ロップ８０１−１乃至８ｏ１−Ｊと３状態バッファ８０
２−１乃至８０２−Ｊが設けられている。フリップフロ
ップの各入力Ｄｌよそれに関連する入力リードに接続さ
れ、一方各出力Ｑは関連するバッファを心して出力バス
ＯＵＴの出力リートに接続されている。占有ステータス
信号ＣＮ、ｉはラッチのクロックリードＣＫ接続されて
いる。情報は第５図の占有フリップフロップ５０８の出
力Ｑである信号ＣＮ、ｉの前縁でデータラッチ８０１−
１乃至８０１−Ｊに書き適寸れる。
従って、占有フリップフロップ５０８ＣＮ。
１は占有ステータスの表示としての他うッチイー］勢信
号としても使用されることになる。情報は出力伺勢信号
ＯＵＴ ＥＮが１３里” ］ ”であるときに、データ
ラッチ８０１−１乃至８０１−Ｊから読み出される。３
状態バッファ８０２−１乃至８０２−Ｊは共通の付勢信
号ＯＵＴ ＥＮが論理“′０パであるときオープンコレ
クタ出力となる。出力付勢信号ＯＵＴ ＥＮが論理゛′
１′″になったときに、各データラッチ８０１−１乃至
８０１−Ｊの出力は、３状態バッファ８０２−１乃至８
０２−Ｊの関連したものによって、それぞれの出力リー
ド０ＵＴＸ ｌ乃至ＯＵＴ、Ｊにゲートされる。
号としても使用されることになる。情報は出力伺勢信号
ＯＵＴ ＥＮが１３里” ］ ”であるときに、データ
ラッチ８０１−１乃至８０１−Ｊから読み出される。３
状態バッファ８０２−１乃至８０２−Ｊは共通の付勢信
号ＯＵＴ ＥＮが論理“′０パであるときオープンコレ
クタ出力となる。出力付勢信号ＯＵＴ ＥＮが論理゛′
１′″になったときに、各データラッチ８０１−１乃至
８０１−Ｊの出力は、３状態バッファ８０２−１乃至８
０２−Ｊの関連したものによって、それぞれの出力リー
ド０ＵＴＸ ｌ乃至ＯＵＴ、Ｊにゲートされる。
本発明の回路と機能を実現するためには、多数の池の周
知の回路が利用できることは予想される。本発明のメモ
リー回路は相補メタルオキサイド半導体（ＣＭＯ８）技
術を使って実現されるが、周知のディスクリート、ハイ
ブリッドあるいは集積回路手法のいずれを用いてだ他の
実施例も可能である。
知の回路が利用できることは予想される。本発明のメモ
リー回路は相補メタルオキサイド半導体（ＣＭＯ８）技
術を使って実現されるが、周知のディスクリート、ハイ
ブリッドあるいは集積回路手法のいずれを用いてだ他の
実施例も可能である。
第１図は本発明に従うＮセルのＦＩＦＯ／ＬＩＦＯメモ
リーチップとそれに対する外部接続のブロック図； 第２図は位置アドレスと待行列状態を決定するためにど
のように隣接セルを使用するかを示す表と一例を示す図
； 第５図は第１図に示したタイプのＭメモリーのチップの
相互接続の図； 第４図はＦｉＦＯ／ＬＩＦＯセルのステータスセクショ
ンの回路図； 第５図はＦ Ｉ Ｆ Ｏ／ Ｌ Ｉ Ｆ Ｏセルの制御
セクションの回路図： 第６図は端穴から読み出し、端Ｂに吉き込むｌ” ｉ
１” ０を形成する第５図の付勢回路の論理的等価回路
図； 第７図は端Ｂから読み出し、端Ａに書き込むｌ” Ｌ
ｌｉ’ Ｏを形成する第５図の付勢回路の論理的等価回
路図； 第８図は端Ａから読み出しｐＥｉｌ：Ａに♂き込みを行
なうＬｉＦＯを形成する第５図の付勢回路の論理的等価
回路図； 第９図は端Ｂから読み出し、端Ｂに書き込みを行なうＬ
ＩＦＯを形成する第５図の付勢回路の論理的等価回路図
； 第１０図は本発明のＦ Ｉ ＦＯ／Ｌ Ｉ ＦＯメモリ
ーの設計の種々の動作モードを示す図；第１１図はＦ
Ｉ ＦＯ／Ｌ Ｉ Ｆｏセルの読み出しおよび書き込み
タイミングの図； 第１２図はＦＩＦＯ／ＬＩＦＯセルの記憶セクションの
回路図； 第１６図は第４図、第５図および第１２図の関連を示す
図である。 〔主要部分の符号の説明〕 メモリー回路・・・１０ 初期化回路・・・１０５，１０６ 制御回路・・・１２ 占有ステータス信号手段・・・５０８ 書き込み制御手段・・・５１７ 読み出し制御手段・・・５０７ 第２の出力信号・・・１０７
リーチップとそれに対する外部接続のブロック図； 第２図は位置アドレスと待行列状態を決定するためにど
のように隣接セルを使用するかを示す表と一例を示す図
； 第５図は第１図に示したタイプのＭメモリーのチップの
相互接続の図； 第４図はＦｉＦＯ／ＬＩＦＯセルのステータスセクショ
ンの回路図； 第５図はＦ Ｉ Ｆ Ｏ／ Ｌ Ｉ Ｆ Ｏセルの制御
セクションの回路図： 第６図は端穴から読み出し、端Ｂに吉き込むｌ” ｉ
１” ０を形成する第５図の付勢回路の論理的等価回路
図； 第７図は端Ｂから読み出し、端Ａに書き込むｌ” Ｌ
ｌｉ’ Ｏを形成する第５図の付勢回路の論理的等価回
路図； 第８図は端Ａから読み出しｐＥｉｌ：Ａに♂き込みを行
なうＬｉＦＯを形成する第５図の付勢回路の論理的等価
回路図； 第９図は端Ｂから読み出し、端Ｂに書き込みを行なうＬ
ＩＦＯを形成する第５図の付勢回路の論理的等価回路図
； 第１０図は本発明のＦ Ｉ ＦＯ／Ｌ Ｉ ＦＯメモリ
ーの設計の種々の動作モードを示す図；第１１図はＦ
Ｉ ＦＯ／Ｌ Ｉ Ｆｏセルの読み出しおよび書き込み
タイミングの図； 第１２図はＦＩＦＯ／ＬＩＦＯセルの記憶セクションの
回路図； 第１６図は第４図、第５図および第１２図の関連を示す
図である。 〔主要部分の符号の説明〕 メモリー回路・・・１０ 初期化回路・・・１０５，１０６ 制御回路・・・１２ 占有ステータス信号手段・・・５０８ 書き込み制御手段・・・５１７ 読み出し制御手段・・・５０７ 第２の出力信号・・・１０７
Claims (1)
- 【特許請求の範囲】 １ 初期化回路と、最初、最後および少くとも−の中間
のメモリーセルとを含むメモリー回路において、 各メモリーせルは、 データを記憶し、データを出力するデータ蓄積手段と、 データ占有ステータス信号手段と書き込み制御手段を含
む制御回路とを有し、 該最初のメモリーセルの該書き込み制御手段は該第１の
メモリーセルからのデータ占有ステータス信号の補数と
該初期化回路からの出力信号に応動して関連するデータ
蓄積手段にデータを書き込むのを制御し、該受くともひ
とつの中間のメモリーセルの書き込み制御手段は、該受
くともひとつの中間のメモリーセルからのデータ占有ス
テータス信号の補数とその直前に隣接したメモリーセル
からのデータ占有ステータス信号とに応動して、関連す
るデータ蓄積手段へのデータ書き込みを割面１し、 該最後のメモリーセルの一山き込み制御手段は、該最後
のメモリーセルからのデータ占有信号の補数とその直前
の隣接しノζメモリーセルからのデータ占有ステータス
信号とに応動じ一〇関連したデータ蓄４）１１手１′！
ｉへのデータの書き込みを制御し、 該初期化回路は該最後のメモリーセルあるいはすべての
メモリーセルの空き信号に応動して該第１のメモリーセ
ルに対する該出力信号を発生する ことを特徴とするメモリー回路。 ２、特許請求の範囲第１項に記載のメモリー回路であっ
て、各制御回路は読み出し制御手段を含み、さらに 該第１のメモリーセルの該読み出し制御手段は該第１の
メモリーセルからの該データ占有ステータス信号と該初
期化回路からの該出力信号の補数とに応動して、関連す
るデータ蓄積手段に対するデータの読み出しを制御し、 該受くともひとつの中間のメモリーセルの該読み出し制
御手段は該受くともひとつの中間のメモリーセルからの
該データ占有ステータス信号と直前の隣接したメモリー
セルからの該データ占有ステータス信号の補数として応
動して、関連するデータ蓄積手段に対するデータの読み
出しを制御し、該最後のメモリーセルの該データ制御手
段は該最後のメモリーセルからの該データ占有ステータ
ス信号と直前の隣接した中間のメモリーセルからの該デ
ータ占有ステータス信号とに応動して関連するデータ蓄
積手段に対するデータの読み出しを制御することを特徴
とするメモリー回路。 ３、特許請求の範囲第１項に記載のメモリー回路におい
て、該初期化回路はさらに 該最初のメモリーセルあるいはすべてのメモリーセルの
空き信号に応動して該最後のメモリーセルに対して第２
の出力信号を発生する手段を 含むことを特徴とするメモリー回路。 ４、％許請求の範囲第３項に記載のメモリー回路におい
て、各制御回路は読み出し制御手段を含み、 該最初のメモリーセルの該読み出し制御手段は該最初の
メモリーセルからの該占有ステータス信号と次に隣接し
た中間のメモリーセルからの該データ占有ステータス信
号の補数に応動して関連するデータ蓄積手段のデータの
読み出しを制御し、 該受くともひとつの中間のメモリーセルの該読み出し制
御手段は、該受くともひとつの中間のメモリーセルと、
その直後の隣接したメモリーセルからのデータ占有ステ
ータス信号に応動して関連するデータ蓄積手段のデータ
読み出しを制御し、 該最後のメモリーセルの該読み出し制御手段は該メモリ
ーセルの該データ占有ステータス信号と該初期化回路か
らの該第２の出力信号の補数に応動して関連するデータ
記憶手段からのデータの読み出しを制御する ことを特徴とするメモリー回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/527,982 US4592019A (en) | 1983-08-31 | 1983-08-31 | Bus oriented LIFO/FIFO memory |
| US527982 | 2000-03-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070575A true JPS6070575A (ja) | 1985-04-22 |
| JPS6350797B2 JPS6350797B2 (ja) | 1988-10-11 |
Family
ID=24103778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59180870A Granted JPS6070575A (ja) | 1983-08-31 | 1984-08-31 | メモリ−回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4592019A (ja) |
| JP (1) | JPS6070575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6374187A (ja) * | 1986-09-16 | 1988-04-04 | Yokogawa Hewlett Packard Ltd | 先入れ先出しメモリ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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