JPS6070821A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS6070821A JPS6070821A JP58177942A JP17794283A JPS6070821A JP S6070821 A JPS6070821 A JP S6070821A JP 58177942 A JP58177942 A JP 58177942A JP 17794283 A JP17794283 A JP 17794283A JP S6070821 A JPS6070821 A JP S6070821A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input circuit
- emitter
- circuit
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、入力回路技術に関し、たとえば、伝送線を介
して第１の半導体集積回路装置（以下、ＬＳＩと称する
）の出力信号が供給される第２のＬＳＩを有するような
システムに適用して有効な技術に関する。
して第１の半導体集積回路装置（以下、ＬＳＩと称する
）の出力信号が供給される第２のＬＳＩを有するような
システムに適用して有効な技術に関する。
し背景技術］
伝送線を介して、第１のＬＳＩの出力信号を第２のＬＳ
Ｉに供給する場合、上記出力信号を第１のＬＳＩに設け
られたオープンエミッタ出力のトランジスタによって形
成し、それを第２のＬＳＩに設けられたベース入力形式
のトランジスタによって受けることが考えられる。なお
、この場合には、上記伝送線に終端抵抗が接続される。
Ｉに供給する場合、上記出力信号を第１のＬＳＩに設け
られたオープンエミッタ出力のトランジスタによって形
成し、それを第２のＬＳＩに設けられたベース入力形式
のトランジスタによって受けることが考えられる。なお
、この場合には、上記伝送線に終端抵抗が接続される。
ところが、このようなベース入力形式の場合、第２のＬ
ＳＩの入力インピーダンスが高く、ノイズマージンを確
保する必要性等の理由のため信号伝達系の論理振幅を比
較的小さくすることは非常に困難である。また、この場
合、信号が電圧によって伝送されるので、伝送ラインに
存在する寄生容量成分により伝送遅延が増大し、信号の
伝達の高速化が困難であることが本発明者によって見い
出された。
ＳＩの入力インピーダンスが高く、ノイズマージンを確
保する必要性等の理由のため信号伝達系の論理振幅を比
較的小さくすることは非常に困難である。また、この場
合、信号が電圧によって伝送されるので、伝送ラインに
存在する寄生容量成分により伝送遅延が増大し、信号の
伝達の高速化が困難であることが本発明者によって見い
出された。
［発明の目的］
本発明の目的は、信号伝送遅延を低減させることのでき
る技術を提供することにある。
る技術を提供することにある。
本発明の他の目的は、システムの高速化を実現すること
のできる技術を提供することにある。
のできる技術を提供することにある。
本発明のさらに他の目的は、消費電力を低減されること
のできる技術を提供することにある。
のできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
［発明の概要コ
本願において開示される発明のうち代表的なものの概要
をＭ単に説明すれば、次の通りである。
をＭ単に説明すれば、次の通りである。
すなわち、ＬＳＩの出力信号をオープンエミ。
夕形式のトランジスタで受けるようにすることにより、
入力回路の入力インピーダンスが低く、また信号を電流
の形態で伝送でき、信号伝送遅延を低下させ、さらにシ
ステムの高速化等を達成することができるものである。
入力回路の入力インピーダンスが低く、また信号を電流
の形態で伝送でき、信号伝送遅延を低下させ、さらにシ
ステムの高速化等を達成することができるものである。
［実施例１］
第１図は本発明を適用したシステムの要部回路の一実施
例を示す回路図である。
例を示す回路図である。
本実施例においては、ＬＳＩの出力回路からＬＳＩ２の
入力回路への信号の伝送を行うものである。
入力回路への信号の伝送を行うものである。
ＬＳＩＩの出力回路はＥＣＬ回路、言い換えればカレン
トスイッチを構成する第１のトランジスタＱ１および第
２のトランジスタＱ２を備えている。また、このＥＣＬ
回路は電流源３に接続されている。トランジスタＱ２の
コレクタ側は、オープンエミッタ出力の第３のトランジ
スタＱ３のベースに接続されている。さらに、第１およ
び第２のトランジスタＱ１およびＱ２の各コレクタばそ
れぞれ抵抗Ｒ１およびＲ２を介して接地され、また第３
のトランジスタＱ３のコレクタも接地されている。
トスイッチを構成する第１のトランジスタＱ１および第
２のトランジスタＱ２を備えている。また、このＥＣＬ
回路は電流源３に接続されている。トランジスタＱ２の
コレクタ側は、オープンエミッタ出力の第３のトランジ
スタＱ３のベースに接続されている。さらに、第１およ
び第２のトランジスタＱ１およびＱ２の各コレクタばそ
れぞれ抵抗Ｒ１およびＲ２を介して接地され、また第３
のトランジスタＱ３のコレクタも接地されている。
特に制限されないが、上記トランジスタＱ２のベースに
は、所定の基準電圧Ｖ ｒｅｆが印加され、」−記トラ
ンジスタＱ１のベースには、ＬＳＩＩの内部回路（図示
しない）によって形成された信号ＩＮが供給される。
は、所定の基準電圧Ｖ ｒｅｆが印加され、」−記トラ
ンジスタＱ１のベースには、ＬＳＩＩの内部回路（図示
しない）によって形成された信号ＩＮが供給される。
前記第３のトランジスタＱ３のエミ・／夕は、ＬＳＩ２
内の第４のトランジスタＱ４のエミッタに対してオープ
ンエミッタ形式で接続されている。
内の第４のトランジスタＱ４のエミッタに対してオープ
ンエミッタ形式で接続されている。
これらのトランジスタＱ３とＱ４はラインインピーダン
スすなわち終端抵抗Ｚ１と共に差動型のＥＣＬ回路、言
い換えれば、カレントスイッチを形成している。
スすなわち終端抵抗Ｚ１と共に差動型のＥＣＬ回路、言
い換えれば、カレントスイッチを形成している。
したがって、本実施例のＬＳＩ２の入力回路はいわゆる
オープンエミッタ入力回路であり、その人力インピーダ
ンスはたとえばベース人力形式等に比べて非常に小さい
。また、本実施例のトランジスタＱ４は、そのベースに
所定の電圧ＶＢＢが印加されたベース接地であり、高速
化が可能である。
オープンエミッタ入力回路であり、その人力インピーダ
ンスはたとえばベース人力形式等に比べて非常に小さい
。また、本実施例のトランジスタＱ４は、そのベースに
所定の電圧ＶＢＢが印加されたベース接地であり、高速
化が可能である。
この第４のトランジスタＱ４のコレクタは、エミッタフ
ォロワを構成する第５の１−ランジスタＱ５のベースに
接続され、また抵抗Ｒ３を介して接地されている。第５
のトランジスタＱ５のコレクタは接地され、そのエミッ
タは抵抗Ｒ４に接続されている。そして、このトランジ
スタＱ５のエミッタからＬＳＩ２に形成されている内部
回路（図示しない）へ信号ＯＵＴが供給される。
ォロワを構成する第５の１−ランジスタＱ５のベースに
接続され、また抵抗Ｒ３を介して接地されている。第５
のトランジスタＱ５のコレクタは接地され、そのエミッ
タは抵抗Ｒ４に接続されている。そして、このトランジ
スタＱ５のエミッタからＬＳＩ２に形成されている内部
回路（図示しない）へ信号ＯＵＴが供給される。
次に、本実施例の作用について説明する。
本実施例においては、ＬＳＩＩの出方回路のエミッタフ
ォロヮを構成するトランジスタＱ３がらの出力信号をＬ
Ｓ Ｉ ２の入力回路のトランジスタＱ４によってオ
ーブンエミッタ形式で受けるので、Ｌ Ｓ Ｉ １の出
力回路の出力のロウレベルはＬＳＩ２のトランジスタＱ
４のしきい値電圧ＶＢＢでクランプされる。
ォロヮを構成するトランジスタＱ３がらの出力信号をＬ
Ｓ Ｉ ２の入力回路のトランジスタＱ４によってオ
ーブンエミッタ形式で受けるので、Ｌ Ｓ Ｉ １の出
力回路の出力のロウレベルはＬＳＩ２のトランジスタＱ
４のしきい値電圧ＶＢＢでクランプされる。
したがって、ｖＢＢ＃’Ａ Ｖｐｌ（ココＴ：、Ｖｌｌ
はＬＳＩＩにおける信号の振巾）とすると、ＬＳＩＩか
らＬＳＩ２への伝送ラインにおける信号振巾■ｐｒは Ｖｐｆ＝ＶｏＨ−ＶＯＬ＝ （−ＶＢＥ）−（＋Ｖｐ＋
−ＶＢＥ）＝＋Ｖρ１ となり、通常の場合（たとえば、前記［背景技術］で述
べたような場合）における伝送ラインの信号振巾の約半
分に低減できる。なお、上式において、ＶＢＥはトラン
ジスタのベースーエミソタ間電圧を表している。
はＬＳＩＩにおける信号の振巾）とすると、ＬＳＩＩか
らＬＳＩ２への伝送ラインにおける信号振巾■ｐｒは Ｖｐｆ＝ＶｏＨ−ＶＯＬ＝ （−ＶＢＥ）−（＋Ｖｐ＋
−ＶＢＥ）＝＋Ｖρ１ となり、通常の場合（たとえば、前記［背景技術］で述
べたような場合）における伝送ラインの信号振巾の約半
分に低減できる。なお、上式において、ＶＢＥはトラン
ジスタのベースーエミソタ間電圧を表している。
その結果として、本実施例におけるＬＳＴＩからＬＳＩ
２への信号伝送ラインの容量負荷による伝送遅延を低減
できる。
２への信号伝送ラインの容量負荷による伝送遅延を低減
できる。
また、ＬＳＩ２の入力回路のトランジスタＱ４がオープ
ンエミッタ入力のベース接地であるため、ＬＳＩ２の入
力インピーダンスが低く、高速化が可能である。
ンエミッタ入力のベース接地であるため、ＬＳＩ２の入
力インピーダンスが低く、高速化が可能である。
また、トランジスタＱ３ 、Ｑ４および終端抵抗Ｚ１に
よって差動回路、言い換えるならばカレントスイッチが
構成されているため、信号が電流の形態で伝送されるの
で、伝送ラインがノイズに対して強く、低振巾化、高速
化がより容易に可能である。
よって差動回路、言い換えるならばカレントスイッチが
構成されているため、信号が電流の形態で伝送されるの
で、伝送ラインがノイズに対して強く、低振巾化、高速
化がより容易に可能である。
また、伝送される信号のロウレベルは通常の場合におけ
る値に比べてほぼ％■ρ１だけ高い電位となるのでＶＴ
Ｔ電圧も小さくすることが可能であり消費電力が低減で
きる。つまり、終端抵抗Ｚ１の両端間に印加される電位
差が小さくなるため、終端抵抗Ｚ１を流れる電流を小さ
くすることができ、低消費電力化を図ることができる。
る値に比べてほぼ％■ρ１だけ高い電位となるのでＶＴ
Ｔ電圧も小さくすることが可能であり消費電力が低減で
きる。つまり、終端抵抗Ｚ１の両端間に印加される電位
差が小さくなるため、終端抵抗Ｚ１を流れる電流を小さ
くすることができ、低消費電力化を図ることができる。
［実施例２］
第２図は本発明を適用したシステムの要部回路の他の実
施例を示す回路図である。
施例を示す回路図である。
本実施例においては、ＬＳＩＩの出力回路自体の信号の
低振巾化を図るものであり、第１および第２のトランジ
スタＱ１、Ｑ２のコレクタはそれぞれＮＯＲ側およびＯ
Ｒ側のレベルシフトダウン抵抗ＲＣＮとＲｃｏに接続さ
れている。また、抵抗ＲＣＮとＲｃｏは、接地された共
通のレベルシフトダウン抵抗Ｒｃｃに接続されている。
低振巾化を図るものであり、第１および第２のトランジ
スタＱ１、Ｑ２のコレクタはそれぞれＮＯＲ側およびＯ
Ｒ側のレベルシフトダウン抵抗ＲＣＮとＲｃｏに接続さ
れている。また、抵抗ＲＣＮとＲｃｏは、接地された共
通のレベルシフトダウン抵抗Ｒｃｃに接続されている。
この回路では、回路自体の低振巾化がより容易に可能で
あることにより、高速化が可能である。
あることにより、高速化が可能である。
また、このようにレベルシフト用抵抗Ｒｃｃが設りられ
ているため、伝送される信号のハイレヘルがレヘルダウ
ンされる。これに応じて、トランジスタＱ４のベースに
印加される基準電圧をＶ ＢＢ ’と下げることができ
る。また、上記実施例１と同様に、伝送ラインにおける
ロウレベルが基準電圧によってクランプされるため、通
常の場合に比べ終端抵抗Ｚ１の一端に接続される電圧Ｖ
ＴＴをＶＴＴ’と上げることができる。これにより、１
−ランジスタＱ３、Ｑ４を流れる電流が小さくなるため
、これらの１−ランジスタの小型化を図ることができ、
伝送ライン等に結合されてしまう寄生容量を減らすこと
ができる。この結果として、システムの高速化を図るこ
とが可能となる。
ているため、伝送される信号のハイレヘルがレヘルダウ
ンされる。これに応じて、トランジスタＱ４のベースに
印加される基準電圧をＶ ＢＢ ’と下げることができ
る。また、上記実施例１と同様に、伝送ラインにおける
ロウレベルが基準電圧によってクランプされるため、通
常の場合に比べ終端抵抗Ｚ１の一端に接続される電圧Ｖ
ＴＴをＶＴＴ’と上げることができる。これにより、１
−ランジスタＱ３、Ｑ４を流れる電流が小さくなるため
、これらの１−ランジスタの小型化を図ることができ、
伝送ライン等に結合されてしまう寄生容量を減らすこと
ができる。この結果として、システムの高速化を図るこ
とが可能となる。
また、トランジスタＱ４はベース接地形式で動作するた
め、ミラー効果がなく高速化が図れる。
め、ミラー効果がなく高速化が図れる。
［効果］
（１）、出力信号をオープンエミッタ形式で受けるよう
にしたことにより、出力信号のレヘルをクランプして、
信号の低振巾化が可能であるので、信号伝送ラインの伝
送遅延を低減できる。
にしたことにより、出力信号のレヘルをクランプして、
信号の低振巾化が可能であるので、信号伝送ラインの伝
送遅延を低減できる。
（２）、オープンエミッタ形式の入力であるため、入力
インピーダンスが低くなり、高速化が可能である。
インピーダンスが低くなり、高速化が可能である。
（３）、信号を電流の形態で伝送できるので、伝送ライ
ンの耐ノイズ性を向上さゼることができる。
ンの耐ノイズ性を向上さゼることができる。
（４）、電源電圧を小さくすることができるので、消費
電力を低減できる。
電力を低減できる。
＋５１．出力回路にレベルシフトダウン抵抗を用いるこ
とにより、出力回路自体の振巾を小さくでき、高速化が
より容易に可能である。
とにより、出力回路自体の振巾を小さくでき、高速化が
より容易に可能である。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、入力回路側におレノるエミッタフォロワを構
成する第５のトランジスタＱ５を省略することもできる
。
成する第５のトランジスタＱ５を省略することもできる
。
また、終端抵抗Ｚ１またはこれと同様な抵抗素子は、Ｌ
ＳＩ内に設けることもできる。
ＳＩ内に設けることもできる。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＣＬを用いたＬＳ
Ｉの人出インターフェイス回路に適用した場合について
説明したが、それに限定されるものではなく、たとえば
、ＥＣＬを用いないｔ、ｓｒ等にも広く適用できる。
をその背景となった利用分野であるＥＣＬを用いたＬＳ
Ｉの人出インターフェイス回路に適用した場合について
説明したが、それに限定されるものではなく、たとえば
、ＥＣＬを用いないｔ、ｓｒ等にも広く適用できる。
第１図は本発明を適用したシステムの要部回路の実施例
１を示す回路図、 第２図は本発明を適用したシステムの要部回路の他の実
施例を示す回路図である。 １・・・ＬＳＩ、２・・・ＬＳＩ、３・・・電流源、Ｑ
ｌ・・・第１の１−ランジスタ、Ｑ２・・・第２のトラ
ンジスタ、Ｑ３ ・・・第３のトランジスタ、Ｑ４ ・
・・第４のトランジスタ、Ｑ５ ・・・第５のトランジ
スタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４・・・抵抗、ＲＣＮ、
Ｒｃｏ、Ｒｃｃ・−・レベルシフトダウン抵抗、Ｚｌ
・・・終端抵抗。
１を示す回路図、 第２図は本発明を適用したシステムの要部回路の他の実
施例を示す回路図である。 １・・・ＬＳＩ、２・・・ＬＳＩ、３・・・電流源、Ｑ
ｌ・・・第１の１−ランジスタ、Ｑ２・・・第２のトラ
ンジスタ、Ｑ３ ・・・第３のトランジスタ、Ｑ４ ・
・・第４のトランジスタ、Ｑ５ ・・・第５のトランジ
スタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４・・・抵抗、ＲＣＮ、
Ｒｃｏ、Ｒｃｃ・−・レベルシフトダウン抵抗、Ｚｌ
・・・終端抵抗。
Claims (1)
- 【特許請求の範囲】 １、終端抵抗が結合された伝送線を介して、第１トラン
ジスタのエミッタから取り出された出力信号が供給され
る入力回路であって、上記入力回路はそのベースに所定
の電位が供給され、そのエミッタに上記出力信号が供給
され、そのコレクタから上記出力信号に従った信号を得
るようにした第２トランジスタを含むことを特徴とする
入力回路２、上記第１トランジスタのベースは、カレン
トスイッチ回路の出力信号を受けるようにしてなること
を特徴とする特許請求の範囲第１項記載の入力回路。 ３ 上記カレントスイッチ回路は、第１の抵抗素子と、
一対の差動トランジスタと、上記一対の差動１−ランジ
スタのそれぞれのコレクタと上記第１の抵抗素子の一端
との間にそれぞれ接続された第２および第３の抵抗素子
とを含み、上記一対の差動ｌ・ランジスタのいずれか一
方の１−ランジスタのコレクタから上記出力信号が取り
出されるようにしたことを特徴とする特許請求の範囲第
２項記載の入力回路。 ４、上記入力回路は第１の半導体集積回路装置内に設け
られ、上記第１の半導体集積回路装置に設けられた端子
を介して上記第１トランジスタのエミッタからの上記出
力信号が上記第２１−ランジスタのエミッタに供給され
るようにされていることを特徴とする特許請求の範囲第
１項、第２項または第３項記載の入力回路。 ５、上記第１トランジスタは第２の半導体集積回路装置
内に設けられ、上記第１１〜ランジスタのエミッタが上
記第２の半導体集積回路装置に設けられた端子を介して
上記伝送線に結合され、上記伝送線が上記第１の半導体
集積回路装置に設けられた上記端子に結合されているこ
とを特徴とする特許請求の範囲第４項記載の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177942A JPS6070821A (ja) | 1983-09-28 | 1983-09-28 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177942A JPS6070821A (ja) | 1983-09-28 | 1983-09-28 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6070821A true JPS6070821A (ja) | 1985-04-22 |
Family
ID=16039762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177942A Pending JPS6070821A (ja) | 1983-09-28 | 1983-09-28 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070821A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62210726A (ja) * | 1986-03-12 | 1987-09-16 | Hitachi Ltd | インタ−フエ−ス回路 |
| JPH01120123A (ja) * | 1987-11-02 | 1989-05-12 | Toshiba Corp | 半導体集積回路の入力回路 |
| US5130573A (en) * | 1989-11-21 | 1992-07-14 | Fujitsu Limited | Semiconductor integrated circuit having ecl circuits and a circuit for compensating a capacitive load |
-
1983
- 1983-09-28 JP JP58177942A patent/JPS6070821A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62210726A (ja) * | 1986-03-12 | 1987-09-16 | Hitachi Ltd | インタ−フエ−ス回路 |
| JPH01120123A (ja) * | 1987-11-02 | 1989-05-12 | Toshiba Corp | 半導体集積回路の入力回路 |
| US5130573A (en) * | 1989-11-21 | 1992-07-14 | Fujitsu Limited | Semiconductor integrated circuit having ecl circuits and a circuit for compensating a capacitive load |
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