JPS607249A - 信号伝送方法 - Google Patents
信号伝送方法Info
- Publication number
- JPS607249A JPS607249A JP11473483A JP11473483A JPS607249A JP S607249 A JPS607249 A JP S607249A JP 11473483 A JP11473483 A JP 11473483A JP 11473483 A JP11473483 A JP 11473483A JP S607249 A JPS607249 A JP S607249A
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- JP
- Japan
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- signal
- clock
- transmission
- pulse
- reset pulse
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- Pending
Links
- 238000000034 method Methods 0.000 title claims description 10
- 230000008054 signal transmission Effects 0.000 claims description 10
- 230000000737 periodic effect Effects 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 abstract description 30
- 230000001960 triggered effect Effects 0.000 abstract description 4
- 239000000284 extract Substances 0.000 abstract description 2
- 230000001360 synchronised effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 229920000742 Cotton Polymers 0.000 description 1
- 229910052571 earthenware Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—DC level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/068—DC level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection by sampling faster than the nominal bit rate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はヒントシリアルの信号を伝送する方法に関する
。
。
送、受信器間にてビットシリアルの信号を伝送する場合
、一般には送、受信器間の信号線に信号自体と同期クロ
ックとを送信する必要があり伝送線の利用効率を高める
上での制約となっていた。
、一般には送、受信器間の信号線に信号自体と同期クロ
ックとを送信する必要があり伝送線の利用効率を高める
上での制約となっていた。
一方、信号内容を読取る、つまり信号を構成する２値デ
ークの１１０の判定についてはデータパルスの中心時点
をセンシング（走査）する方法がとられていたが対ノイ
ズ性に劣り、データ誤りの一因となっていた。
ークの１１０の判定についてはデータパルスの中心時点
をセンシング（走査）する方法がとられていたが対ノイ
ズ性に劣り、データ誤りの一因となっていた。
本発明はこのような従来技術の問題点を１９’ｌ決する
ためになされたものであって、送受信側夫々のクロック
パルスの同期をとるための信号を定期的に、又は不定期
的に受信側へ与え、同期りｌ」ツクの伝送を不要とする
一方、受信側のりｚ 、クバルスに関連するタイミング
にてｌヒツトにつき複数回のセンシングを行い多数決論
理にて２値データの判定を行うこととして、伝送線の利
用効率の向上と信頼性の向上とを図った信号伝送方法の
提供を目的とする。
ためになされたものであって、送受信側夫々のクロック
パルスの同期をとるための信号を定期的に、又は不定期
的に受信側へ与え、同期りｌ」ツクの伝送を不要とする
一方、受信側のりｚ 、クバルスに関連するタイミング
にてｌヒツトにつき複数回のセンシングを行い多数決論
理にて２値データの判定を行うこととして、伝送線の利
用効率の向上と信頼性の向上とを図った信号伝送方法の
提供を目的とする。
本発明に係る信号伝送方法は、ビットシリアルのｆｉ号
を伝送する方法において、定期的又は非定期的な同期用
信号にて送受信側夫々のクロックパルスの同期をとる一
方、受信例においてはクロックパルスに関連づりたタイ
ミングにて、伝送対象の信号の走査を１ピントにつき複
数回行わセ、２値データの判定を走査結果の多数決論理
にて行うことを特徴としている。
を伝送する方法において、定期的又は非定期的な同期用
信号にて送受信側夫々のクロックパルスの同期をとる一
方、受信例においてはクロックパルスに関連づりたタイ
ミングにて、伝送対象の信号の走査を１ピントにつき複
数回行わセ、２値データの判定を走査結果の多数決論理
にて行うことを特徴としている。
以下本発明をその実施例を示す図面に基づき具体的に説
明する。
明する。
第１図はパーティライン接続された複数の送。
受信器間でビットシリアルの信号を時分割伝送する構成
としたシステムを示しており、送信器Ｔｌ。
としたシステムを示しており、送信器Ｔｌ。
Ｔ２・・・Ｔｎと受信器Ｒ，，Ｒ２・・・Ｒｎとは伝送
線’Ｉ＋’２を介して接続されている。伝送綿ｘ＋。
線’Ｉ＋’２を介して接続されている。伝送綿ｘ＋。
Ｒ２には送受信を共に行う兼用器（第１図には図示せず
）も接続されている。
）も接続されている。
第２図は送受信兼用器を示している。キーボード等の入
力機器又はプリンタ等の出力機器その他の外部機器に接
続されるべき入／出力インターフェース１は制御中枢と
なるコントロール回路２に接続されており、該コントロ
ール回路２は後述する如き形態の信号列を作成して、送
／受信回路３を介して伝送線１１゜／ ２−ｚこの信号
列を送出する。また伝送線”’Ｉｒ１２を介して他の送
信器から送られて来た信号を送／受信回路３経由で受取
り、これを解読する等の処理をして所要信号を入出する
。４は後述するフレーム数（実施例では８）を設定する
ためのフレーム設定回路、５は同しくページ数（実施例
では３１〉を設定するためのページ設定回路である。コ
ントロール回路２ばこれらの設定回路４．５からの入力
に基づき伝送信号のフォーマントを決定し、これに信号
内容が載せられることになる。伝送信号（列）中にはフ
レーム間を区切るためのりセントパルスが含まれるが、
送／受信回路３同様にコントロール回路２が出力する伝
送信号が入力されるリセットパルスＪｔ別回路６はこの
伝送信号からりセソＩ・パルスを弁別抽出し、これを同
期クロック回路７へ与える。同期クロック回路７はリセ
ットパルス入力にトリガされて伝送信号の同期用のクロ
ック信号を発する。
力機器又はプリンタ等の出力機器その他の外部機器に接
続されるべき入／出力インターフェース１は制御中枢と
なるコントロール回路２に接続されており、該コントロ
ール回路２は後述する如き形態の信号列を作成して、送
／受信回路３を介して伝送線１１゜／ ２−ｚこの信号
列を送出する。また伝送線”’Ｉｒ１２を介して他の送
信器から送られて来た信号を送／受信回路３経由で受取
り、これを解読する等の処理をして所要信号を入出する
。４は後述するフレーム数（実施例では８）を設定する
ためのフレーム設定回路、５は同しくページ数（実施例
では３１〉を設定するためのページ設定回路である。コ
ントロール回路２ばこれらの設定回路４．５からの入力
に基づき伝送信号のフォーマントを決定し、これに信号
内容が載せられることになる。伝送信号（列）中にはフ
レーム間を区切るためのりセントパルスが含まれるが、
送／受信回路３同様にコントロール回路２が出力する伝
送信号が入力されるリセットパルスＪｔ別回路６はこの
伝送信号からりセソＩ・パルスを弁別抽出し、これを同
期クロック回路７へ与える。同期クロック回路７はリセ
ットパルス入力にトリガされて伝送信号の同期用のクロ
ック信号を発する。
上述したフレーム設定回路４及びページ設定回路５は上
器となる送受信兼用器又は送信器にのみ設けてもよく、
また各送受信兼用器、各送信器に設けてもよいが、シス
テム全体として共通のフレーム、ページが設定される。
器となる送受信兼用器又は送信器にのみ設けてもよく、
また各送受信兼用器、各送信器に設けてもよいが、シス
テム全体として共通のフレーム、ページが設定される。
なお送信器］゛１等、或いは受信器Ｒ１等は上述のＡ１
！用器から夫々受信、送信の機能を除いたものである。
！用器から夫々受信、送信の機能を除いたものである。
次に信号伝送のフメーマ・シトにつき説明Ｊ゛る。
この実施例では第３図に示す如きフォーマットでの信号
伝送が行われ”ζいる。
伝送が行われ”ζいる。
１ザイクル（実施例では２４０ｍ５ ＞をリセットパル
スにて区画される８つのフレームに分割し、各フレーム
の特定の領域（実施例では初めの１２８信号・・・１２
８ビツト・・・分。以下高速領域という）では高速伝送
を要する同一内容の情報を送り、残余の領域（以下低速
領域という）では低速伝送で足りる情報（フレームごと
に内容は異なる）を送る。
スにて区画される８つのフレームに分割し、各フレーム
の特定の領域（実施例では初めの１２８信号・・・１２
８ビツト・・・分。以下高速領域という）では高速伝送
を要する同一内容の情報を送り、残余の領域（以下低速
領域という）では低速伝送で足りる情報（フレームごと
に内容は異なる）を送る。
これにより高速領域にて送られる情報Ｇま２４０ ×８
−８−３Ｏの周期で伝送され、十分な高速性がｉ′「保
される。これに対し低速領域にて送られる情報は２４０
ｍ５の周期で伝送されるので高速性は満足できないが、
１ザイクルー８フレームで十分多量の情報伝送がｉｉＪ
能となる。
−８−３Ｏの周期で伝送され、十分な高速性がｉ′「保
される。これに対し低速領域にて送られる情報は２４０
ｍ５の周期で伝送されるので高速性は満足できないが、
１ザイクルー８フレームで十分多量の情報伝送がｉｉＪ
能となる。
第４図は各フレームの内容をよりｉ′Ｃ細に示している
。１フレームの時間的構成は２．５ｍｓ幅のリセットパ
ルスとこれに続＜１０４ μｓ （９，ｆｌ＋ＫＢＰＳ
）のクロック信号２５６発からなる。そしてディジタ
ル信号８点・・・８ピント・・・（アナログ信号の場合
は１量）を１ページとすると２５６ ×８ ＝３２ペー
ジが用意されていることになるが、各フレームの初めの
１６ページ００１１〜０Ｆ１１を高速領域とし、′次の
１ページ１０＋１をフレーム番号指定ページ、残りの１
５ページ１１１１〜ＩＦＩ（を低速領域としている。
。１フレームの時間的構成は２．５ｍｓ幅のリセットパ
ルスとこれに続＜１０４ μｓ （９，ｆｌ＋ＫＢＰＳ
）のクロック信号２５６発からなる。そしてディジタ
ル信号８点・・・８ピント・・・（アナログ信号の場合
は１量）を１ページとすると２５６ ×８ ＝３２ペー
ジが用意されていることになるが、各フレームの初めの
１６ページ００１１〜０Ｆ１１を高速領域とし、′次の
１ページ１０＋１をフレーム番号指定ページ、残りの１
５ページ１１１１〜ＩＦＩ（を低速領域としている。
つまり信号伝送用のページは３１ページとなる。
これによって１サイクルでの伝送信号数は８ （信号）
ＸＩ６（ページ）→−８（信号）ＸＩ５（ページ）×８
（フレーム） ＝１０８８ （信号）となり、 ８ （信号）Ｘ３１ （ページ）×８ （フレーム）＝
１９８４ （信号） とした場合に比して１サイクルで伝送できる情報数は少
な（なっているが高速伝送を要する１２８信号について
は３０ｍ５の高速を確保できることとなるのである。
ＸＩ６（ページ）→−８（信号）ＸＩ５（ページ）×８
（フレーム） ＝１０８８ （信号）となり、 ８ （信号）Ｘ３１ （ページ）×８ （フレーム）＝
１９８４ （信号） とした場合に比して１サイクルで伝送できる情報数は少
な（なっているが高速伝送を要する１２８信号について
は３０ｍ５の高速を確保できることとなるのである。
従って高速性を要求される信号と、多用の、比較的低速
での伝送で足りる信号とが混在している場合、例えばア
クチュエータのオン、オフ信号と、テレメータ用信号と
が混在しているような場合には前者を高速領域にて、後
者は低速領域にて伝送することにより合理的信号伝送が
行えることになる。
での伝送で足りる信号とが混在している場合、例えばア
クチュエータのオン、オフ信号と、テレメータ用信号と
が混在しているような場合には前者を高速領域にて、後
者は低速領域にて伝送することにより合理的信号伝送が
行えることになる。
而して本発明方法において重要なことは伝送信号中にリ
セットパルスが含まれており、情報を含む信号と共に送
られてきたり七ノドパルスにて受信器側の同期クロック
回路７をトリガしている点である。これにより受信器側
では受信信号の時間軸を送信側におけるそれと同様とし
てセンシングできることになる。このリセットパルスの
如きクロックの同期用信号は、送信器、前述の土器等か
ら定期的に与えられることとしても、また不定期的に与
えられることとしてもよい。更に同期クロック回路７ば
各受信器Ｒ１等に設けず、複数の受信器で１つの同期ク
ロック回路７を共有する構成としてもよい。但し、伝送
対象の信号と無関係にクロック同期用信号を与えること
とする場合＆；Ｉ発信側においてもこの同期用信号にて
同期クロック回路７をトリガして、その出力クロックに
関連づけて信号送出を行わしめることとする。このよう
な方法によりクロックパルスを伝送せずともセンシング
のタイミングがずれることのない信号伝送が可能となる
。
セットパルスが含まれており、情報を含む信号と共に送
られてきたり七ノドパルスにて受信器側の同期クロック
回路７をトリガしている点である。これにより受信器側
では受信信号の時間軸を送信側におけるそれと同様とし
てセンシングできることになる。このリセットパルスの
如きクロックの同期用信号は、送信器、前述の土器等か
ら定期的に与えられることとしても、また不定期的に与
えられることとしてもよい。更に同期クロック回路７ば
各受信器Ｒ１等に設けず、複数の受信器で１つの同期ク
ロック回路７を共有する構成としてもよい。但し、伝送
対象の信号と無関係にクロック同期用信号を与えること
とする場合＆；Ｉ発信側においてもこの同期用信号にて
同期クロック回路７をトリガして、その出力クロックに
関連づけて信号送出を行わしめることとする。このよう
な方法によりクロックパルスを伝送せずともセンシング
のタイミングがずれることのない信号伝送が可能となる
。
次にセンシングにつき説明する。第５図は送信側の信号
形態を示すタイムチャー１−であり、その（イ）は同期
クロック回路７がコン１−ロール回路２へ与えるクロッ
クパルスであってその立下りタイミングにてコントロー
ル回路２に割込がかかり、その都度伝送線’ｌ＋ １２
２へ出力すべき信号のレベル、つまり“０”、１”の別
が決定される。
形態を示すタイムチャー１−であり、その（イ）は同期
クロック回路７がコン１−ロール回路２へ与えるクロッ
クパルスであってその立下りタイミングにてコントロー
ル回路２に割込がかかり、その都度伝送線’ｌ＋ １２
２へ出力すべき信号のレベル、つまり“０”、１”の別
が決定される。
いま兼用器の入／出力インターフェース１又は送信器の
入力インターフェースから受信器側へ伝送すべく送られ
て来る信号が第５図（ロ）に示す如く“０”から１”に
変化するものであった場合は第５図（ハ）に示す如（０
”の間はデータ部分、ビット分離のためのセパレータ（
ハツチングを付して示す）ともにハイレベルの、またパ
１”の間はデータ部分がローレベル、セパレータがハイ
レベルの信号がＩＭられ、このような信号が前記リセッ
トパルスに続いて伝送線＃、、２２へ送出されていくこ
とになる。
入力インターフェースから受信器側へ伝送すべく送られ
て来る信号が第５図（ロ）に示す如く“０”から１”に
変化するものであった場合は第５図（ハ）に示す如（０
”の間はデータ部分、ビット分離のためのセパレータ（
ハツチングを付して示す）ともにハイレベルの、またパ
１”の間はデータ部分がローレベル、セパレータがハイ
レベルの信号がＩＭられ、このような信号が前記リセッ
トパルスに続いて伝送線＃、、２２へ送出されていくこ
とになる。
第６図は受信側の信号形態を示すタイムチャー１−であ
り、その（イ）は受信信号を示している。
り、その（イ）は受信信号を示している。
またこれに先立って受信されたりセントパルスによって
第６図（ロ）に示すクロックパルスが得られる。従って
該クロックパルスと受信信号との関係は送信側のそれら
と同様となり、信号とクロックとを同時に伝送したのと
等価の状態が再現される。
第６図（ロ）に示すクロックパルスが得られる。従って
該クロックパルスと受信信号との関係は送信側のそれら
と同様となり、信号とクロックとを同時に伝送したのと
等価の状態が再現される。
そして受信側においてもコントロール回路２はり１Ｊツ
クパルスの立下りにて割込みがかけられるようにしてお
き、この割込がかかったあと第６図（ハ）に示すように
ｎ回の走査を行い、この走査結果の多数決論理にて”
ｏ ” 、“１”の判定を行・う。このように本発明に
よる場合はクロックパルスの伝送を行わないにも拘わら
す、受信側に同様のクロックパルスを再現でき、このク
ロックパルスに基づいて１ビツトにつき複数回の走査を
行い、その結果の多数決論理にて２値データの判定を行
うので、伝送線の利用効率が高く、また信頼性の高いシ
ステムが構成できる等、本発明は侵れた効果を奏する。
クパルスの立下りにて割込みがかけられるようにしてお
き、この割込がかかったあと第６図（ハ）に示すように
ｎ回の走査を行い、この走査結果の多数決論理にて”
ｏ ” 、“１”の判定を行・う。このように本発明に
よる場合はクロックパルスの伝送を行わないにも拘わら
す、受信側に同様のクロックパルスを再現でき、このク
ロックパルスに基づいて１ビツトにつき複数回の走査を
行い、その結果の多数決論理にて２値データの判定を行
うので、伝送線の利用効率が高く、また信頼性の高いシ
ステムが構成できる等、本発明は侵れた効果を奏する。
第１図は本発明を適用すべき信号伝送システム ゛の全
体構成図、第２図は送、受信兼用器の回路構成を示すブ
ロック図、第３，４図は伝送信号のフォーマット図、第
５図は送信側の信号形態を示すタイムチャート、第６図
は受信側の信号形態を示すタイムチャーである。 ■・・・入／出力インターフェース ２・・・コントロ
ール回路 ３・・・送／受信回路 ７・・・同期クロッ
ク回路 特 許 出願人 株式会社 椿本チェイン代理人 弁理
士 河 野 登 夫
体構成図、第２図は送、受信兼用器の回路構成を示すブ
ロック図、第３，４図は伝送信号のフォーマット図、第
５図は送信側の信号形態を示すタイムチャート、第６図
は受信側の信号形態を示すタイムチャーである。 ■・・・入／出力インターフェース ２・・・コントロ
ール回路 ３・・・送／受信回路 ７・・・同期クロッ
ク回路 特 許 出願人 株式会社 椿本チェイン代理人 弁理
士 河 野 登 夫
Claims (1)
- １、ヒソ１シリアルの信号を伝送する方法において、定
期的又は非定期的な同期用信号にて送、受１δ例夫々の
クロックパルスの同期をとルーフ、−１受信側において
はりＬｌツクパルスに関連づりたタイミングにて伝送対
象の信号の走査をｌヒツトにつき複数回行わせ、２値デ
ータの判定を走査結果の多数決論理にて行うことを特徴
とする信号伝送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11473483A JPS607249A (ja) | 1983-06-24 | 1983-06-24 | 信号伝送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11473483A JPS607249A (ja) | 1983-06-24 | 1983-06-24 | 信号伝送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607249A true JPS607249A (ja) | 1985-01-16 |
Family
ID=14645295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11473483A Pending JPS607249A (ja) | 1983-06-24 | 1983-06-24 | 信号伝送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607249A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5753170A (en) * | 1980-09-17 | 1982-03-30 | Mitsubishi Electric Corp | Bit discriminating circuit |
-
1983
- 1983-06-24 JP JP11473483A patent/JPS607249A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5753170A (en) * | 1980-09-17 | 1982-03-30 | Mitsubishi Electric Corp | Bit discriminating circuit |
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