JPS607301B2 - コンピュ−タ・システム - Google Patents

Description

【発明の詳細な説明】 本発明はメモリ・アドレシングに関し、具体的には所与
の大きさのアドレス・バスを使用して通常アクセスする
ことのできるメモリ容量よりも大きさいメモリ容量をア
クセスする装置に関する。

先行技術において、ページング手法を用いることにより
、Ｎビットの情報を搬送するアドレス・バスによってア
ドレスされるメモリの大きさを、通常の２Ｎ個のロケー
ションからその何倍かへ増大させ得ることは周知である
。このページング手法は、一般的には２Ｎ個のアドレス
可能なセグメントへ分割されたページを有する大容量の
メモリを設け、更にそのページの１つを選択する所定の
コードを与えるため、処理ユニットによってセットされ
る外部レジス夕を設ける。このシステムの例は、米国特
許第４０３７２１１号（特関昭５１一７１６４８）に示
される。先行技術において、メモ川こあるいくつかのペ
ージの１つを能動化するため、単一のレジスタが設けら
れる。

新しいページに対するメモリ動作が起る度に、この１つ
のレジスタをリセットする必要が生じる。例えば、メモ
リの１つのページから情報を議出し、それをメモリの他
のページへ記憶したい場合、ページ・レジスタはそれぞ
れの講出しの前にセットされ、且つそれぞれの書込みの
前にセットされなければならない。かくて、通常２つの
命令で済むような、１つのロケーションから読出し他の
ロケーションへ書込むという単純なシーケンスが、４つ
の命令を必要とする。具体的に説明すれば、ページ・レ
ジスタをセットし、情報を読出し、ページ・レジスタを
セットし、情報を書込むという４ステップが必要となる
。メモリ中の１つ又はそれ以上のページがプログラム命
令を記憶するために割当てられ（例えば読出専用メモリ
）、メモリ中の他のページが汎用のランダム・アクセス
・メモリとして割当てられるようなシステムでは、先行
技術のページング手法は更に煩雑になる。その場合、ま
ず命令を得るためにべ−ジ・レジスタをセットし、次い
でランダム・アクセス・メモリから情報を謙出すために
２回目としてページ・レジス夕をセットし、ランダム・
アクセス・メモリの異なった部分へ情報を書込むために
第３回目としてページリレジス夕をセットしなければな
らない。本発明の実施例に従えば、コンピュータ・シス
テムは、アドレス可能なべージへ分割されたメモリ手段
と、実行されるべきメモリ動作の種類を表示する制御信
号を与える処理ユニットとを含む。

更に、コンピュータ・システムはメモリ手段をアドレス
するためのアドレシング手段を含み、このアドレシング
手段はメモリ手段のページをアドレスすることができる
アドレス・バスを含む。更に、コンピュータ・システム
はアドレス・／ゞスによってアドレスされるべきメモリ
手段の１ページを選択するページ信号を与えるページ手
段を含む。上記ページ手段の新規な点は複数のレジスタ
手段を含むことであり、各レジスタ手段は、上記ページ
信号として選択的に与えられることができるデータを記
憶するため、処理ユニットによって個別的にプログラム
可能である。更に、各レジスタ手段は１種類のメモリ動
作に関連している。更に新規なデコード手段が設けられ
、この手段は制御信号に応答して能動化されるべきレジ
スタ手段の１つを選択し、ページ信号を与える。選択さ
れたレジスタ手段は、その時点で与えられた制御信号に
よってその時生じているメモリ動作に関連しているレジ
スタ手段である。これまで説明した装置を使用すること
によって、例えば命令フェッチ、メモリ議出し、メモリ
書込み等のメモリ動作のために別個のレジスタ手段を設
けることができる。

これら３つのレジスタ手段の各々へ１度にデータを記憶
することによって、コンピュータはメモリの１つのペー
ジからプログラム命令をフェッチし、次いでその命令に
従ってメモリの第２のページから情報を講出し、それを
メモリの第３のページへ書込むことができる。その場合
、各動作の間に、ページ・レジスタに記憶されたコード
を変更する必要はない。これは処理ユニットのパフオー
マンスを顕著に改善する。ここで第１図を参照すると、
そこには中央処理装置（ＣＰＵ）１４から与えられる信
号に応答してページ・メモリー２をアドレスするために
使用されるアドレシング装置１０が示される。

中央処理装置１４はインテル社から市販されているイン
テル８０８５マイクロプロセッサ及びそれに関連した他
の回路、例えば８２５７直接メモリ・アクセス（ＤＭＡ
）コントローラより構成されてよい。中央処理装置１４
はアドレス・バス１６、データ・バス１８、制御バス２
０へ信号を与える。アドレス・バス１６は１６本の線を
含み、従って中央処理装置１４はメモリ中の６５５３６
（６４Ｋ）個のロケーションを直接にアドレスすること
ができる。各ロケーションは８個の２進デイジツト（ビ
ット）又は１バイトの情に等しいものと考えてよい。デ
ータ・バス１８は８本の線を含む。これらの線は、中央
処理装置１４とメモリー２との間、及び中央処理装置１
４とアドレシング装置の他の部分との間で８ビット又は
１バイトの情報を転送するために使用される。制御バス
２川ま複数の線を含む。これらの線は中央処理装置１４
によって実行されるべき種々の動作を指定する。例えば
「もしメモリー２が読出されるべきであれば、１組の信
号が制御バス２０上に現われる。もしデータ・バス１８
上の情報がメモリ１２へ書込まれるべきであれば、他の
１組の信号が制御バス２０上に現われる。制御バス２０
上に現われる各種の信号は、第２図を参照して中央処理
装置１４を具体的に説明する時に、詳細に説明すること
にする。メモリー．２は読取専用メモリ（ＲＯＭ）及び
ランダム・アクセス・メモリ（ＲＡＭ）より構成される
。

これらのメモリはアドレス・バス１６の６４Ｋアドレス
空間内でアドレス可能である。最初の３狐アドレス空間
は読取専用メモリのために使用され、そこには各種のプ
ログラム・モジュールが記憶される。更に読取専用メモ
リは、最初の１弧はアドレス・ロケーションに含まれる
ページされていない（ベースの）ＲＯＭ２２と、１弧か
ら３弧までのアドレス・ロケーション内に含まれるペー
ジされたＲＯＭ２４とに分割される。べ−ジＲＯＭ２４
はゼロ・ページからＮページまでに分割され、各ページ
は１磯バイトを含む。所与の１時点では、ゼロ・ページ
からＮページまでの１ページのみが、ＲＯＭアドレス・
デコード回路２６からページＲＯＭへ印加されたチップ
選択信号によって能動化される。ランダム・アクセス・
メモリは読取専用メモリと同じように組織される。

即ち、ページされないベースのＲＡＭ２ ８は３２Ｋか
ら４母Ｋまでのアドレス・ロケーションに存在し、ペー
ジされたＲＡＭ３０のゼロ・ページからＮページまでは
ロケーション４細から６４Ｋまでに存在する。ページＲ
ＡＭ３０‘こ関して言えば、所与の１時点で１ページの
みが選択されてよい。この選択されたページは、アドレ
ス・バス１ ６上の４８Ｋから６４Ｋまでのアドレス信
号に応答する。ここで注意すべきは、３次から４雛まで
のアドレス信号はベースＲＡＭ２８を自動的にアドレス
することである。ページＲＯＭ２４又はページＲＡＭ３
０から選択される特定のページは、ページ・レジスタ３
２の出力における信号によって決定される。

この信号（ページ。ビット０〜Ｍ）は、ページ・レジス
タ３２の中にある複数のページ・レジスタの選択された
１つからページ・ビット・バス３４を介して与えられる
。ページ・レジスタ３２から与えられるページ・ビット
の数（Ｍ＋１）は、ページＲＯＭ２４及びページＲＡＭ
３０の各々で利用可能なべージの数を決定する。例えば
、もしＭ＝７であれば、８個のページ・ビットが存在し
、ページ数は２５６となる。もしＭ＝３であれば、４個
のページ・ビットが存在し、ページＲＯＭ２４又はペー
ジＲＡＭ３０のページ数は１６となる。第２図乃至第４
図で説明される実施例では、Ｍ＝３の場合である。ペー
ジ・レジスタ３２は複数のレジスタで構成されてよい。

これらレジスタの各々は中央処理装置１４によって実行
される異つた機能へ割当てられる。例えば、もしオペレ
ーション・フヱツチ機能が中央処理装置１４により実行
され、プログラム命令がページＲＯＭ２４から読取られ
る場合、ページ・レジスタ３２中のレジスタの１つが能
動化され、ページ・ビットがバス３４上へ与えられる。
更にページＲＡＭ３０からの読出動作、ページＲＡＭ３
０への書込動作、ページＲＡＭ３０‘こ対する議出し又
は書込みのためにＤＭＡを使用するＤＭＮ動作のために
、ページ・レジスタ３２内の別個のレジスタが割当てら
れる。勿論、ページ・レジスタ３２は、中央処理装置１
４によって実行されることが望まれる他の機能のために
、他の造加的レジスタを含んでいてよい。ページ・レジ
スタ３２は、データ・バス１８から与えられる信号、及
びＣＰＵ１４によって与えられるページ・レジスタ書込
信号に応答する。

更に、ページ・レジス夕・デコード回路３６からしジス
タ選択信号が与えられて、ページ・レジスタ３２にある
複数のレジス夕の１つを選択する。ページ・レジス夕・
デコード回路３６からの選択信号は、データをページ・
ビット・バス３４へ与えるため、ページ・レジスタ３２
内のレジスタの１つを選択する。もしＣＰＵ１４から出
るページ・レジスタ書込信号がアクチブであれば、デー
タ・バス１８上に現われるデータは、ページ・レジスタ
３２内の選択されたレジスタへ書込まれる。更にＣＰＵ
１４は、ページ・レジスタ読出信号を与えてページ・レ
ジスタ謙出ゲートを能動化することによって、ページ・
レジスタ３２によつて与えられた信号を読取ることがで
きる。ページ・レジスタ読出ゲート３８は、その中にあ
るゲートがＣＰＵ１４から来るページ・レジスタ謙出信
号によって能動化される時、ページ・ビット・バス３４
上のページ・ビット信号に応答し、それら信号をデータ
・バス１８へ戻す。ページＲＯＭ２２又はページＲＯＭ
２４の１ページの選択は、ＲＯＭアドレス・デコード回
路２６によって制御される。

ＲＯＭアドレス・デコード回路２６はアドレス・バス１
６上の信号及びページ・ビット・バス３４上のページ・
ビットに応答し、チップ選択バス４０上に１つのアクチ
ブなチップ選択信号を与え、ベースＲＯＭ２２又はペー
ジＲＯＭ２４の少なくとも１部をしてアドレス・バス１
６上のアドレス信号に応答せしめる。この動作は、後に
第３図を参照して詳細に説明する。ベースＲＡＭ２８と
ページＲＡＭ３０との間の選択は、ＲＡＭコントローラ
４２と列アドレス・ストロープ（ＣＡＳ）デコード回路
４４によって制御される。ＲＡＭコントローラ４２はア
ドレス・バス１６及び制御バス２０上の信号に応答し、
ＣＡＳ信号、２つの行アドレス・ストロープ（ＲＡＳ）
信号（ＲＡＳＯ及びＲＡＳＩ）及びＲＡＭアドレス・バ
ス４６上に７つのＲＡＭアドレス信号（ＲＡＭＡＯ〜Ａ
６）を与える。ＣＡＳ信号及びページ・ビット・バス３
４上のページ信号はＣＡＳデコード回路４４へ印加され
、回路４４はＣＡＳ／ゞス４８へＣＡＳＯ〜ＣＡＳＮ信
号を与える。ＣＡＳ，ＲＡＳ０，ＲＡＳＩ及びＲＡＭア
ドレス・バス４６の信号はベースＲＡＭ２８へ印加され
、ＲＡＳ１，ＣＡＳバス４８及びＲＡＭアドレス・バス
４６の信号はページＲＡＭ３０へ印加されて、ＲＡＭペ
ージの１つの少なくとも１部が選択され、そのページ内
の１つのロケーションがアドレスされる。ＲＡＭのアド
レシング方式の詳細が第４図に記載されている。ここで
第２図を参照すると、そこにはＣＰＵ１４、ページ・レ
ジス夕・デコード回路３６、ページ・レジスタ３２、及
びページ・レジス夕読出ゲート３８の詳細が示される。

ＣＰＵ１４はインテル８０８５マイクロプロセッサのよ
うなマイクロプロセシング・ユニット、及びインテル８
２５７のようなＤＭべ装置を含む。これらの装置はイン
テル社から市販されている。マイクロプロセッサはアキ
ユームレータ（Ａレジスタ）及び６個の一時的記憶レジ
スタ（Ｂ、Ｃ、Ｄ、Ｅ、日、及びＬの各レジスタ）を含
む。

これらのレジスタは個別的に、又は２個ずつのグループ
として（例えばＢとＣ、ＤとＥ、日とＬ）使用すること
ができる。更に、マイクロプロセッサ中には、プログラ
ム・カウンタ、スタツク・ポインタ、通常のコンピュー
タ・ロジックが含まれる。これらの詳細な説明について
は、インテル社から１９７８年に出版されたマニュアル
「ＭＣＳ−８５ユーザース・マニュアル」（ＭＣＳ一８
５ＵｓｅｒｓＮにｎ肌１」を参照されたい。ＣＰＵ１４
のマイクロプロセッサ部分はアドレス・バス１６へ１６
ビットのアドレス信号を与える。

これらのアドレス信号はそれぞれＡＯ〜ＡＩ５としーベ
ルを付されている。更に、８ビットのデータ信号がデー
タ。バス１８上に与えられる。これらのデータ・ビット
はＤＯ〜○７としーベルを付されている。ＣＰＵ１４か
ら出る制御バス２０は、少なくともＳＩ、１０／Ｍ「
ＡＬＥ信号を含む。これらの全ては周知であり、前記の
「ＭＣＳ−８５ユーザース・マニュアル」に詳細に説明
されている。具体的には、ＳＩ信号はデータ・バス状況
であり、それが論理「０」状態にある時、停止又は書込
機能が生じていることを示し、それが論理「１」状態に
ある時、読出し又はフェッチ機能が生じていることを示
す。同様に、１０／Ｍ信号は、詠出／書込機能がメモリ
又は入出力（１／○）装置へなされているかどうかを示
す。１０／Ｍ信号が論理「１」である時、データ・バス
上の情報は１／０装置に関連しており、１０／Ｍ信号が
論理「０」である時、データ・バス上の情報はメモリに
関連している。

ここで注意すべきは、停止又は保持命令の間、１０／Ｍ
信号は高インピーダンス状態にあることである。ＡＬＥ
信号はマシン・サイクルの第１クロック・サイクルに起
るアドレス・ラッチ能動信号であって、アドレスをラッ
チさせる。

本発明で使用されるように、ＡＬＥ信号はアドレス・バ
ス１ ６上の１針固のビットが全て有効であることを示
すために使用される。更に、ＣＰＵ１４のマイクロプロ
セッサ部分は通常の読出しＲＤ及び書込みＷＲ制御信号
を与える。ＲＤ及びＷＲ号に応答してページ・レジスタ
読出信号及びページ・レジスタ書込信号を与えるため、
ＣＰＵ１４内に入出力装置アドレシング回路を設けるこ
とができる。ＣＰＵ１４のＤＭＡ部分からの出力はＡＥ
Ｎ信号であって、これはＤＭＡ転送が起っていることを
示す。通常、この信号は論理「０」であるが、ＤＭＡ動
作の間に論理「１」になり、ＤＭＡ動作の間にデータ・
バス及び制御バスを無能化するために使用される。ペー
ジ・レジスタ・デコード回路３６はテキサス・インスツ
ルメンツ社から市販されているＳＮ７４ＳＩ５３回路モ
ジュールのような重複４一１デコーダである。

この回路モジュールは１９７洋三テキサス・インスツル
メンツ社から出版された「設計技術者のためのＴＴＬデ
ータ・ブック」（ＴｈｅＴＴＬ Ｄａｔａ恥ｏｋｆｏｒ
Ｄｅｓｉ劉 Ｅｎ亀ｎｅｅ岱）という本に解説されて
いる。具体的に説明すると、２個の４一１デコード回路
の各々は、そのＣＯ〜Ｃ３入力へ４つの信号を印加され
、Ｇ入力におけるストローブ信号が論理「０」である限
り、上記４つの信号を１つをＹ出力に与える。入力信号
のいずれか出力に与えられるかは、選択入力（Ａ，Ｂ）
に印加される信号の状態に依存する。具体的に説明する
と、Ａ及びＢ入力へ印加された２つの信号が共に論理「
０」であれば、ＣＯ入力信号がＹ出力信号として印加さ
れる。もしＡ及びＢ入力へ印加された信号がそれぞれ論
理「１」及び論理「０」であれば、ＣＩ入力信号がＹ出
力信号になる。もしＡ及びＢ入力へ印加された信号がそ
れぞれ論理「０」及び論理「１」であれば、Ｃ２入力信
号がＹ出力信号となり、Ａ及びＢ信号の双方が論理「１
」であれば、Ｃ３入力信号がＹ出力信号になる。

ページ・レジスタ・デコード回路３６として接続されて
いるように、２個の４一１デコード回路は単一のＳＮ７
山ＳＩ５３モジュールとして与えられる。上部にある４
−１デコード回路のＩＣＯ〜ＩＣ３入力はそれぞれ論理
「１」信号、ＡＩ５信号、Ａ切屑号、及びＡ山信号へ接
続される。下部の４入力２ＣＯ〜２Ｃ３はそれぞれＡＩ
５信号、論理「１」信号、ＡＩ信号及びＡＩ信号へ後続
される。２つの部分のためのストローブ信号ＩＧ及び２
Ｇは、ＣＰＵ１４のＤＭＡ部分から釆るＡＥＮ信号へ接
続され、Ａ及びＢ選択信号はそれぞれＣＰＵ１４のマイ
クロプロセッサ部分から来るＳＩ及びの／Ｍ信号へ接続
される。

上部の４−１デコード回路のＹ出力は出力Ａとしーベル
を付され、下部の４−１デコード回路のＹ出力は出力Ｂ
としーベルを付される。ページ・レジスタ３２は４×４
レジスタ・フアィルより構成される。

これはテキサス・インスツルメンツ社から市販されてい
るＳＮ７４Ｓ６７０モジュールの如きものであって、前
記の本「設計技術者のためのＴＴＬデータ・ブック」に
解説されている。簡単に説明すれば、ページ・レジスタ
３２は１６ビットのレジス夕・ファイルより成り、１ワ
ードが４ビットを含んでいる４ワードとして構成される
。更に、それはオンチッブ・デコーダを含み、これは書
込モード又は読出モードで４つのワード・ロケーション
をアドレスするために使用される。この構成は、所望の
場合、１つのロケーションへ書込動作を行うと共に他の
ロケーションから同時に謙出動作を行うことを可能にす
る。データ・バス１８の４個の低順位ビットＤＯ〜○３
が、ページ・レジスタ３２のデータ入力へ印加される。
更に６個の制御信号がＷＢ，ＷＡ，ＲＢ，ＲんＧＷ及び
ＧＲとしーベルを付された入力へ印加される。ＷＡ及び
ＷＢ入力へ印加された信号は、アクチブな論理「０」信
号がＧＷ入力へ印加されている間、４個のワードのいず
れに新しいデータを書込むかを制御する。ＲＡ及びＲＢ
入力へ印加される信号は、アクチブな論理「０」信号が
ＧＲ入力へ印加されている時、４個のワードのいずれか
ら読出すかを制御する。第２図に示されるように、ＧＲ
入力は接地することによって論理「０」状態へ置かれ、
従って所与の１時点で、４ビットより成る１ワードが常
に読出されて、ページ・ビット・バス３４上にページ・
ビット０〜４信号として印加される。動作において、論
理「０」信号がＷＡ及びＷＢ入力の双方へ印加され、か
つＧＷ入力が論理「０」にある時「ページ・レジスタ３
２の４×４ファイル中にあるワード０が、データリゞス
１８の線ＤＯ〜Ｄ３へ印加されたデータを書込される。

第２図に示されるように「 ワード川ま最左方のワード
であり、後述するように、ＤＭＡページ・レジスタであ
る。同様に、ＷＡが論理「１」あり、ＷＢが論理「０」
であれば、ワード１がデータを書込まれる。もしＷＡが
論理「０」でありＷＢが論理「１」であれば、ワード２
がデータを書込まれる。ＷＡ及びＷＢの双方が論理「１
」であればワード３がデータを書込まれる。後に詳細に
説明するように、ワード川まＲＡＭページ書込レジスタ
であり、ワード２はＲＡＭページ議出しジスタであり、
ワード３はＲＯＭページ。レジスタである。注意すべき
は、書込みにおいて、ＧＷ入力へ常に論理「ＯＪ信号を
印加することが必要であり、さもなければＷＡ及びＷＢ
入力へ印加された信号が無視されることである。ＧＲ入
力は大地（又は論理「０」）へ接続されているから、Ｒ
Ａ及びＲＢ入力へ印加された信号はページ・レジスタ３
２の４×４ファイルに含まれる４個の４ビット・ワード
の１つを常に謙出させる。

従って「 ４ビット信号が常にバス３４上のページ・ビ
ット０〜３信号として与えられる。もしＲＡ入力及びＲ
Ｂ入力の双方が論理「０」であれば、ワード０（ＤＭＡ
ページ・レジスタ）が読出される。ＲＡ入力が論理「１
」でありＲＢ入力が論理「０」であれば、ワードー（Ｒ
ＡＭページ書込レジスタ）が読出される。ＲＡ入力が論
理「０」でありＲＢ入力が論理「１」であれば、ワード
２（ＲＡＭページレジスタ）が読出される。ＲＡ入力及
びＲＢ入力の双方が論理「１」であれば、ワ−ド３（Ｒ
ＯＭページ・レジスタ）が読出される。ページ・レジス
夕３２に含まれる４×４ファイルの４個のワードの１か
ら得られた４個のべ−ジ・ビットは、ページ・ビット４
バス３４へページ・ビット０〜３信号として印加される
。バス３４のそれぞれの線は、ページ・レジスタ謙出ゲ
−ト３８にある４個のゲートへ１つの入力として印加さ
れる。各ゲートの他の入力はＣＰＵ１４からページ・レ
ジスタ読出信号を印加され、各ゲートはデータ・バス１
８へページ・ビット０〜３信号を与えるようにされる。
従って、ページ・レジス夕読出ゲート３８は、ＣＰＵ１
４がページ・レジスタ３２から謙出されたページ信号情
報を読取ることを可能にする。ページ’レジスタ３２へ
のＲＡ及びＷＡ入力は、共にページ・レジスタ・デコー
ド回路３６から来る出力Ａ信号へ接続される。

ページ・レジスタ３２のＲＢ及びＷＢ入力は、共にペー
ジ・レジスタ。デコード回路３６から来る出力Ｂ信号へ
接続される。このように接続されているので、ページ。
レジス夕‘デコード回路３６の出力にある信号は、ペー
ジ・レジスタ３２から読出されたページ・ビット・バス
３４へページ・ビット０〜３信号として印加される特定
のワードを制御する。ページ。レジスタ。デコード回路
３６から出る出力Ａ及び出力Ｂ信号の各々は、Ａ及びＢ
入力へ印加されるＳＩ及び１０／Ｍ信号、又はＩＧ及び
幻入力へ印加されるＡＥＮ信号の状態に従って〜ページ
・レジス夕。デコード回路３６の２つの部分にあるＣ止
ＣＩ、Ｃ２、Ｃ３へ印加される信号の１つである。ＤＭ
Ａ動作の場合、ＡＥＮ信号は論理「１」になり、それに
よって出力Ａ及び出力Ｂ信号を共に論理「０」にする。
これらの信号がページ・レジスタ３２のＲＡ及びＲＢ入
力へ印加される時、ＤＭＡページ・レジスタ（ワード０
）の議出しが生じ、そこに記憶されていたビットはペー
ジ・ビット・バス３４へ印加されるページ‘ビット０〜
３信号となる。ランダム・アクセス。メモリへ情報を書
込むことが望まれる場合、ＳＩ信号は論理「０」になり
、１０／Ｍ信号は論理「０」になる。この場合、４−１
１デコード回路の２つの部分におけるＣＯ入力は、ペー
ジ・レジスタ・デコード回路３６の出力Ａ及び出力Ｂ信
号となる。換言すれば、出力Ａ信号は論理「１」となり
、出力Ｂ信号は信号ＡＩ５の値となる。ＡＩ５はアドレ
ス線１５上の信号の橘である。ランダム・アクセス・メ
モリの場合、それがアクセスされる時、ＡＩ劫居号が論
理「０」になるように構成されている。従って、出力Ｂ
信号はＲＡＭメモリへの書込動作について論理「０」に
なる。これはＲＡ信号を論理１にし、ＲＢ信号を論理「
０」にし、よってワード１（ＲＡＭページ書込レジスタ
）が論出しのために選択されてページ・ビット０〜３が
ページ・ビット・バス３４へ与えられる。〆モリ読出動
作の場合、ＳＩ信号は論理「１」であり、１０／Ｍ信号
は論理「０」である。

この場合、ページ・レジスタ・デコード回路３６内の重
複４一１デコード回路の２つの部分に対するＣＩ入力が
選択され、出力Ａ信号はＡＩ５信号となり、出力Ｂ信号
は論理「１」となる。もし議出しがランダム・アクセス
・メモリから起るものであれば、ＡＩ５は論理「０」で
あり、ページ・レジスタ３２のワード２（ＲＡＭページ
読出しジスタ）が選択される。他方、議出しがメモリの
ＲＯＭ部分から起るものであれば、ＡＩ封旨号は論理「
１」であり、ワード３（ＲＯＭページ・レジスタ）が選
択される。上記の接続から次のことが分る。

即ち、ＲＯＭからプログラム命令を論出し、続いてＲＡ
Ｍの１ページからデータを論出し、続いてＲＡＭの異つ
たページヘデータを書込むような一連の命令は、それぞ
れの命令の間でページ・レジスタを設定する必要ないこ
、自動的に行われることである。換言すれば、ＲＯＭペ
ージ・レジスタ、ＲＡＭページ議出しジスタ、及びＲＡ
Ｍページ書込レジスタは全て初期設定され、上記の一連
の命令は自動的に造通なページ・ビットを所望の機能の
ために与えるようにする。このようにして、ＤＭＡ動作
が含まれる場合、ページ・ビットの別個の組をＤＭＡペ
ージ・レジスタへ与えることができ、それによって、Ｄ
ＭＡ動作が起る度に、ページ・レジスタをリセットする
必要性を除くことができる。新しい情報をページ・レジ
スタ３２へ書込むか、ページ・レジスタ３２によって記
憶された情報をＣＰＵ１４が読取ることが望まれる場合
、ページ・レジスタ３２は入出力（１／０）装置として
取扱われる。この場合、１０／Ｍ信号は論理「１」にな
り、情報がページ・レジスタ３２へ書込まれようとして
いるか、またはそこから謙出されようとしているかによ
って、ＳＩ信号は論理「０」又は論理「ＩＪになる。い
ずれの場合にも、出力Ａ信号はＡＯアドレス信号となり
、出力Ｂ信号はＡＩアドレス信号となる。ＡＯ及びＡＩ
アドレス信号でページ・レジスタ３２を適当にアドレス
することにより、またＣＰＵ１４からページ・レジスタ
書込信号又はページ・レジスタ論出信号を与えることに
よって、４個のワードのいずれかが読出され又は書込ま
れる。ここで第３Ａ図及び第３Ｂ図を参照すると、そこ
にはＲＯＭアドレス・デコード回路２６がメモリー２の
ベースＲＯＭ２２及びページＲＯＭ２４と関連させて詳
細に図示される。

ＲＯＭアドレス・デコード回路２６は、１対の２一４デ
コード回路５０及び５２、及び１対の３一８デコード論
理回路５４及び５６とを含む。第３Ａ図及び第３Ｂ図に
は、ページＲＯＭ２４のページ０，１，４，５，６，７
のみが示されているが、１６までの任意数のページを使
用できることに注意されたい。第１図に関連して説明し
たように、ベースＲＯＭ２２はアドレス空間０〜１６Ｋ
に１舷バイトを含み、ページＲＯＭ２４の各ページはア
ドレス空間１６Ｋ〜３２Ｋに１舷バイトを含む。しかし
、実際にシステムを構成する場合、ベースＲＯＭ２２及
びページＲＯＭ２４の各ページのために、舷バイトより
成る２個の回路モジュールを使用してよい。従って、ベ
ースＲＯＭ２２は第１セクション５８及び第２セクショ
ン６０を含み、各セクションは雛バイトのサイズである
。同機にページＲＯＭ２４のページ０はセクション６２
及びセクション６４を含む。他のページの場合も同様で
ある。即ち、ページ１はセクション６６及び６８を含み
、ページ４はセクション７０及び７２を含み、ページ５
はセクション７４及び７６を含み、ページ６はセクショ
ン７８及び８０を含み、ページ７はセクション８２及び
８４を含む。２一４デコード回路５２は、ベースＲＯＭ
２２の２つのセクション５８又は６０のうちいずれがＡ
Ｏ〜ＡＩ２アドレス信号によってアドレスされるべきか
を決定するために使用される。

３一８デコード回路は、ページ０及び１の４つのセクシ
ョン６２，６４，６６，６８のいずれが、アドレス・バ
ス１６上のアドレス信号ＡＯ〜ＡＩ２によってアドレス
されるべきかを決定するために使用される。

３一８ヂコード回路５６は、ページ４，５，６，７のセ
クション７０，７２，７４，７６，７８，８０，８２，
８４のいずれがアドレス・バス１６上のアドレス信号Ａ
Ｏ〜ＡＩ２によってアドレスされるべきかを決定するた
めに使用される。

２−４デコード回路５０は、ベースＲＯＭ２２又はペー
ジＲＯＭ２４のいずれがアドレスされるべきかを決定す
るために使用される。

２一４デコード回路５０及び２−４デコード回路５２は
、テキサス・インスツルメンツ社によって市販されてい
る回路モジュール７４ＬＳＩ３９であってよく、３−８
デコード回路５４及び５６は、テキサス・インスツルメ
ンツ社によって市販されている通常の７４ＳＩ３８回路
モジュールであってよい。

デコード回路５０へのＡ及びＢ入力は、それぞれアドレ
スリゞス１６上に与えられるＡＩ４及びＡ断眉号へ接続
される。デコード回路５０へのＧ（能動）入力は、ＣＰ
Ｕ１４の各動作サイクルの始めにＣＰＵ１ ４から与え
られるＡＬＥ信号へ接続される。ＡＩＱ皮びＡＩ封居号
の双方が論理「０」である時、デコード回路５０から出
るＹＯ出力は論理「０」になる。その他の場合、それは
論理「１」である。ＡＩ４信号が論理「１」でＡＩ見目
旨号が論理「０」である場合、デコード回路５０から出
るＹＩ出力は論理「０」になる。その他の場合、それは
論理「１」である。デコード回路５０から出るＹ２及び
Ｙ３出力は接続されない。デコード回路５０から出るＹ
Ｏ出力は、２−４デコード回路５２のＧ（能動）入力へ
接続される。デコード回路５０からのＹＯ信号が論理「
０」である時、２一４デコード回路５２が能動化される
。デコード回路５２のＡ及びＢ入力は、それぞれＡＩ３
アドレス信号及び論理「１」信号へ接続される。デコー
ド回路５２が能動化され、Ａ入力へ印加されたＡＩ３信
号が論理「０」である時、デコード回路５２からのＹ２
出力は論理「０」になる。もしＡＩ針信号が論理「１」
であれば、デコード回路５２からのＹ３出力は論理「０
」になる。回路５２からのＹ２信号は、ベースＲＯＭ２
２のセクション５８のチップ選択（ＣＳ）入力へ与えら
れ、回路５２から出るＹ３出力は、ベースＲＯＭ２２の
セクション６０のチップ選択（ＣＳ）入力へ印加される
。ＲＯＭセクション５８，６０の１つのチップ選択入力
へ論理「０」信号が印加される時、そのセクションは能
動化されて、アドレス・バス１６上のアドレス信号ＡＯ
〜ＡＩ２に応答する。これらのアドレス信号及びチップ
選択能動信号に応答して、アドレスされたロケーション
に含まれるデータの８ビットが、能動化されたセクショ
ンの出力に与えられる。回路５０のＹＩ出力は、３一８
デコード回路５４及び５６のＧ泌入力へ接続される。

更に、回路５４及び５６の各々へのＡ、Ｂ、Ｃ入力は、
それぞれＡＩ３アドレス信号、及びページ・レジス夕３
２から釆るページ。ビット０及びページ・ビット１信号
へ接続される。回路５４へのＧＩ入力はページ・ビット
２信号へ接続され、回路５４へのＧ波入力はページ・ビ
ット３信号へ接続される。回路５６へのＧＩ入力はペー
ジ・ビット３信号へ接続され、回路５６へのＧ妃入力は
ページ・ビット２信号へ接続される。回路５４からのＹ
Ｏ〜Ｙ３出力は、それぞれページ０及びページ１のセク
ション６２，６４，６６，６８のチップ選択（ＣＳ）入
力へ接続される。

回路５４のＹ４〜Ｙ７出力は接続されない。回路５６の
ＹＯ〜Ｙ７出力は「それぞれページ４，５，６，７のセ
クション７０，７２，７４，７６，７８，８０，８２，
８４のチップ選択（ＣＳ）入力へ接続される。

ページＲＯＭセクションの各々は、アドレスリゞス１６
を介してそこへ印加されたアドレス・ビットＡＯ〜ＡＩ
２に応答し、そのセクションが回路５４又は５６から来
る適当な論理「０」信号によって選択された時、アドレ
スされたデータを含む８ビットの出力信号を与える。Ｒ
ＯＭセクション５８，６０，６２，６４，６６，６８の
各々から出るデータ出力は相互に結合され、バス駆動回
路８６のデータ入力へ印加される。

同様に、セクション７０，７２，７４，７６，７８，８
０，８２，８４の各々から出るデータ出力は相互に結合
され、バス駆動回路８８のデータ入力へ印加される。バ
ス駆動回路８６及び８８はテキサス・インスツルメンツ
社から市販されている通常の７４Ｓ２４４駆動回路であ
ってよい。所与の時点で、これら回路８６又は８８の１
つのみが１対の２−４デコーダ９０及び９２、並びにＧ
Ｒゲート９４の動作によって能動化されてよい。２−４
デコーダ９０及び９２は通常の ７虹ＳＩ３９回路であり、ＯＲゲート９４は反転論理入
力及び反転論理出力を有する７４Ｓ０８回路であつてよ
い。

デコーダ９０へのＡ及びＢ入力はそれぞれＡＩ４及びＡ
Ｉ５信号へ接続され、その能動（Ｇ）入力は〆モリ読出
信号へ接続される。メモリ読出信号は、メモリから情報
を謙出すことが望まれる時、ＣＰＵ１４から出るＲＤ及
び１０／Ｍ信号の双方に応答する手段（図示せず）によ
って発生されてよい。デコーダ９０からのＹＯ出力はＯ
Ｒゲート９４の１つの入力へ接続され、デコーダ９０か
らのＹＩ出力は２一４デコーダ９２の能動（Ｇ）入力へ
接続される。デコーダ９２へのＡ及びＢ入力は、それぞ
れページ・レジスタ３２から出るページ・ビット２及び
ページ・ビット３信号へ接続される。デコーダ９２から
のＹＯ出力はＯＲゲート９４の第２入力へ接続され、デ
コーダ９２からのＹｉ出力はバス駆動回路８８のチップ
選択（ＣＳ）入力へ接続される。ＯＲゲート９４の出力
はバス駆動回路８６のチップ選択（ＣＳ）入力へ接続さ
れる。上記のように接続されているので、ＲＯＭセクシ
ョン５ ８，６ ０，６ ２，６ ４，６６，６８の１
つから情報が鈴出される時、常にバス駆動回路８６が能
動化され、ＲＯＭセクション７０，７２，７４，７６，
７８，８０，８２，８４の１つから情報が読出される時
、常にバス駆動回路８８が能動化される。バス駆動回路
８６及び８８の各々の出力はデータ・バス１８へ接続さ
れる。データ・バス１８はＤＯ〜Ｄ７データ信号を搬送
する。ここで第４図を参照すると、そこにはＲＡＭコン
トローラ４２、ＣＡＳ（列アドレス・ストローブ）デコ
ード回路４４、ベースＲＡＭ２８及びページＲＡＭ３０
の詳細が示される。

ＲＡＭコントローラ４２は、例えばインテル社から市販
されているインテル８２０２ランダム・アクセス・メモ
リ・コントローラのような通常のＲＡＭメモリ・コント
ローラであってよい。ＲＡＭコントローラ ４ ２は、
バス駆動回路８６からそのチップ選択（ＣＳ）入力へ印
加される論理「０」信号によって能動化される。

この信号は、後に詳細に説明するように、ＡＩ５アドレ
ス信号が論理「１一あり、ページ・ビット３信号が論理
「０」である時、換言すれば、ＲＡＭ２８及び３０が選
択される時に与えられる。１８ＫＲＡＭのページされな
い１ブロックと、１細ＲＡＭのページされた７ブロック
が存在する（ページ２〜５は第４図から省略）。

従つて、ページ。レジスタ３２から与えられるページ・
ビット０〜３中のページ・ビット０〜２のみが必要であ
る。通常の動作では、ページ・ビット３は常に論理「０
」に維持される。ＲＡＭコントローラ４２はアドレス・
バス入力を含み、その入力へＡＯ〜ＡＩ３アドレス信号
が印加される。

更に、１６．４３２メガヘルツのシステム・クロツクが
印加されるクロツク入力、メモリ書込信号が印力０され
る書込（ＷＴ）入力、メモリ謙出信号が印加される読出
（ＲＤ）入力、ＡＩ４アドレス信号が印加されるＢＯ入
力及び回路８６の出力印加されるチップ選択（ＣＳ）入
力が存在する。ＣＰＵ１４から出るＷＲ及び１０／Ｍ信
号がメモリ書込動作が起るべきことを示す時、メモリ書
込信号はこれら信号に応答するロジック（図示されず）
によって与えられる。ＲＡＭコントローラ４２の出力は
ＲＡＭアドレスリゞス４６を含み、そこへＲＡＭＡＯ〜
Ａ６アドレス信号が与えられる。

更に、出力はＲＡＳ０、煎句、敦騒動（ＷＥ）及びＣＡ
Ｓ信号を含む。ＲＡＳＯ及びＲＡＳＩ信号は行アドレス
・ストロープ信号として与えられ、そのいずれが与えら
れるかは、ＢＯ入力へ印加されたＡＩ４信号の値によっ
て決定される。ＡＩ４が論理「０」であれば、ＲＡＳＯ
信号がアクチブとなり、ＡＩ４が論理「１」であれば、
ＲＡＳＩ信号がアクチブになる。ＣＡＳ信号は列アドレ
ス・ストローブ信号であり、ＣＡＳデコード回路４４へ
印加される。デコード回路４４はテキサス・インスツル
メンツ社によって市販されている７山ＳＩ３８回路の如
き３−８デコーダであってよい。デコード回路４４のＡ
、Ｂ、Ｃ入力はそれぞれページ・レジスタ３２から与え
られるページ・ビット０、ページ・ビット１及びページ
・ビット２信号へ接続される。

デコード回路４４のＧＩ入力は論理「１」信号であり、
Ｇ波信号は論理「０」である。ＲＡＭコントローラ４２
からのＣＡＳ信号はＧ２Ａ入力へ印加される。デコード
回路４４の７個の低位出力ＹＯ〜Ｙ６が使用され、それ
ぞれＣＡＳバス４８上にＣＡＳＩ〜ＣＡＳ７信号を与え
る。ＲＡＭ２８及び３０の構成は、第３図のＲＯＭ２２
及び２４の構成と細部の点で異なる。ＲＡＭ２８及び３
０のメモリ・モジュール９６〜１３０の各々は、３狐Ｘ
Ｉビット・モジュールであり、２っの１舷ｘｌビット回
路より成る。各回路はＲＡＭＡＯ〜Ａ６アドレス信号、
ＷＥ信号、ＣＡＳＸ．及びＲＡＳＸ２信号に応答する（
ここでＸ，は１〜７、Ｘ２は０〜１である）。ＲＡＭメ
モリのページされた又はページされない各ブロックにお
いて、９つのモジュール（例えば９６〜１１２）の各々
に関連して１つの回路が設けられ、この回路はＤＯ〜Ｄ
７信号及びパリティ・ビット信号ＤＰを与える。パリテ
ィ・ビット信号ＤＰは、ＲＡＭ２８又は３０との間で転
送されるデータのパリティを決定するために、通常の方
式で、図示されない回路によって使用される。第４図に
は１２級バイトのランダム・アクセス・メモリが示れる
。

このメモリは１８Ｋバイトより成る１つのページされな
いベースＲＡＭ２８と、７ページより成り各ページが１
舷バイトを含むページＲＡＭ３０へ分けられる。メモリ
・モジュール９６〜１３０の各々は半分に分割され、そ
の１つの１腿回路はベース又は１つのページ部分を占め
、他の１狐回路は異つたページの部分を占める。前述し
たように、メモリの各１服部分はアドレス線ＲＡＭＡＯ
〜Ａ６、ＲＡＳＸ２、ＷＥ、及びＣＡＳＸ，信号に応答
する。例えばベースとしてＲＡＭ２８はモジュール９６
〜１ １ ２の上半分として示され、ＲＡＳ○、ＷＥ、
ＣＡＳ、ＲＡＭＡＯ〜Ａ６信号に応答する。モジュール
９６〜１１２の下半分はページＲＡＭ３ ０のページ
１を含み、、ＲＡＳ１、ＷＥ、ＣＡＳＩ及びＲＡＭＯ〜
Ａ釘信号に応答する。ページ６はモジュール１１４〜１
３０の上半分として示され、ＲＡＳ１、ＷＥ及びＣＡＳ
針言号がモジュール１１４〜１３０の９個の１弧×１ビ
ット回路の各々へ印加される。同じように、ＲＡＳ１、
ＷＥ及びＣＡＳ７信号がページ７へ印加される。それぞ
れの場合、ＲＡＭアドレス・バス４６上のＲＡＭアドレ
ス信号ＲＡＭＯ〜Ａ６が各回路へ印加される。概略的に
説明すれば、ベースＲＡＭ２８については、ＲＡＳＯ及
びＣＡＳ信号が印加され、ページ部分については、ＲＡ
ＳＩ信号が各ページへ印加され、ＣＡＳデコード回路４
４から出るＣＡＳＩ〜ＣＡＳ７の１つが各ページ１〜７
へ印加される。従って、ＲＡＳＯ及びＲＡＳＩ信号はＲ
ＡＭ２８又はページＲＡＭ３０のいずれかへのアクセス
を決定するために使用され、ＣＡＳ及びＣＡＳＩ〜ＣＡ
Ｓ７信号はどのページにアクセスするかを決定するため
に使用される。回路８６は、前述したように、ＲＡＭコ
ントローラ４２へチップ選択信号を与える。

回路８６はＮＡＮＤゲート１ ３ ４、ＡＮＤゲート１
３ ６，１ ３８及び１ ４０、ＮＯＲゲート１ ４
２より成る。ＮＡＮＤゲート１ ３４への２つの入力は
、ＣＰＵ１４のＤＭＡ部分から来るＡＥＮ信号及びＣＰ
Ｕ１ ４から来る１０／Ｍ信号である。ＮＡＮＤゲート
１３４の出力はＡＮＤゲート１３６の１つの入力へ印加
される。ＡＮＤゲート１３６の他の入力はＡＩ５アドレ
ス信号である。ＡＮＤゲート１３６の出力はＡＮＤ１
３８及び１ ４０の各々の１つの入力へ印加される。Ａ
ＮＤゲート１３８への他の入力はＡＩ４信号であり、Ａ
ＮＤゲート１ ４０への他の２つの入力はＡＩ４アドレ
ス信号とべ‐ジ・ビット３信号である。ＡＮＤゲート１
３８及び１４０の各々の出力は２つの入力としてＮＯＲ
ゲート１４２へ印加され、ＮＯＲゲート１４２はＲＡＭ
コントローフ４２のチップ選択入力へ信号を与える。上
記のように接続されているので、ＮＯＲゲート１４２の
出力は、ＡＩ５アドレス信号が論理「１」であり、ペー
ジ・ビット３信号が論理「０」である時、論理「０」に
なる。ここで第５図〜第１０図を参照して、第１図〜第
４図に示されるページ構造を利用する１つの手法を説明
する。

第６図及び第６図はページＲＯＭ２４の各セクション及
びベースＲＯＭ２２のセクション２に存在するページ・
テーブルを理解するのに有用な図である。第７図は転移
ベクトル・テーブルの構成を理解するのに有用な図であ
る。転移ベクトル・テーブルはＲＯＭ２２及び２４の各
セクションのページ・テーブルに記憶された情報から構
築され、かつベースＲＡＭ２８の１部に存在する。第５
図は、ページ・テーブルのェントリィを示す。

各ページ・テーブルのェントリイは３バイト（２４ビッ
ト）の情報より成っている。２４ビットの中の１１ビッ
トは転移ベクトル・テーフル（ＴＶＴ）インデックスと
呼ばれるコードを含む。

ＴＶＴインデックスは各プログラム・モジュールについ
て独特の番号を有する。ページ・テーフル中の残りの１
３ビットの情報は、ＴＶＴインデックスによって表わさ
れるプログラム・モジュールのロケーションを限定する
ページ・セクションへのオフセット値である番号を含む
。具体的構成としては、ＴＶＴインデックスの高位８ビ
ットがバイト０１こ含まれ、低位３ビットがバイト１の
ビット５，６，７に含まれている。上記オフセット値の
高位５ビットはバイト１のビット０〜４に含まれ、下位
８ビットはバイト２に含まれている。第６図はページ・
テーブルの構成を示す。セクション中の最初の２バイト
はアドレスＸＯＯＯ及びＸＯＯＩにおかれている。ここ
でＸ＝２、４、６であり、セクション・コード‘こ対応
する。これらのバイトはセクションの最初のアドレスの
高順位値及びセクションの最後のアドレス＋１の高順位
層を含む。これらの値は、メモリが正しく動作するかど
うかを確めるため、メモリ上で或る検査を実行する初期
手順中で使用される。従って、それらは本発明の１部を
構成しない。最初のページ・テーフル・ェントリイは、
１６隼数のロケーションＸＯ０２で始まる。第２のペー
ジ・テーブル・ェントリィはロケーションＸＯ０５で始
まり以下同様である。ＲＯＭセクションに含まれた各プ
ログラム・モジュールについて、１つのェントリィが存
在する。最後のページ・テーフル・ヱントリイに続いた
ロケーションには、ページ・テーブルの終りをマークす
るため１６進数「ＦＦ」が入れられる。「ＦＦ」の直後
に続いたロケーションには「最初のプログラム・モジュ
ールの最初のプログラム命令コードが存在する。ここで
第７図を参照すると、転移ベクトル・テーブル中のェン
トリィが示される。

転移ベクトル・テーブルはベースＲＡＭ２８に置かれて
いる。例えば、そのロケーションは８ＡＯＯから始まり
、各ページ・テーフル・ェントリイのために２バイトの
ェントリィを含む。転移ベクトル・テーブルのェントリ
ィはＴＶＴインデックスに対応するメモリ・ロケーショ
ンに置かれている。そのロケーションはＴＶＴインデッ
クスの２倍を１６隻数８ＡＯＯに加えたところである。
各ェントリイにおいてバイト１のビット０〜３はページ
番号（又はベースＲＯＭの番号）を含み、ビット４〜５
はそのページのためにセクション・コードを含む。ビッ
ト４〜５のコード「００」は使用されない。コード「０
１」は２０００セクション（ベースＲＯＭ２２の第２部
分）を指示し、コード「１０」はページの中の４０００
セクション（各ページの低位の半分）を指示し、コード
「１１」はページ中の６０００セクション（各ページの
高位の半分）を指示する。バイト１のビット６は常に「
０」へセットされ、ビット７はバッチ・インデイケータ
として使用される。即ち、もしそれが論理「１」であれ
ば、バッチが指示されている。バッチが起るのは、ＲＯ
Ｍ中の所与のプログラム・モジュールがＲＡＭ中に記憶
された代替プログラムによって置換される場合である。
これは、通常、プログラムがＲＯＭへ入れられた後にプ
ログラム・モジュールへの変更が望まれ、それが容易に
変更できない時に起る。例えば、それはエラーがＲＯＭ
プログラム・モジュール中に存在する時に生じる。転移
ベクトル・テーブル・ェントリィのバイト２は、バイト
１で指定されたページ及びセクションのために、ページ
・テーフル・ェントリィの第３バイトのロケーションに
対するオフセット値を含む。

第８図及び第９図は、ページ・テーブルに含まれた情報
から転移ベクトル・テーブルを構築するのに使用してよ
いコンピュータ・プログラムの流れ図を示す。

第８図及び第９図に示される２つのプログラムは、それ
ぞれＴＶＴＢＬＤ及びＰＧＳＣＡＮとしーベルを付され
ている。ＣＰＵ１４の中心として使用される８０８５マ
イクロプロセッサのための実際のソース・コーディング
は、第８図及び第９図を参照して容易に作成することが
できよう。これら２つのプログラムは、パワーアップ・
シーケンス中に初期手順の１部として実行される。従っ
て、パワーがシステムへ印加される度に、転移ベクトル
・テーブルがＴＶＴＢＬＤプログラムに従って構築され
る。ＴＶＴＢＬＤ及びＰＧＳＣＡＮプログラムは、物理
的にはセクション５８（第３Ａ図）に置かれている。こ
こで第８図を参照すると、ブロック１５０で先ず起るこ
とは、転移ベクトル・テーフル（ＴＶＴ）の最初のロケ
ーションのアドレスがＣＰＵ１４内の８０８５マイクロ
プロセッサのＨＬレジスタに記憶されることである。

前述したように、このアドレスはｌａ隼数８ＡＯＯであ
ってよい。次にＴＶＴェントリイ中の最初のバイトがゼ
ロヘセツトされ、ＴＲＡＰＰプログラム・モジュールの
アドレスが各ＴＶＴェントリィの第２バイトに記憶され
る。これは、ＴＶＴインデックスが存在しない時その存
在しないインデックスに対するロケーションヘジャンプ
が誤ってなされた場合にエラールーチンへのジャンプを
可能にするためである。ＴＲＡＰＰプログラム・モジュ
ールはベースＲＯＭ２２のセクション５８に置かれてお
り、従って、第２バイトはベースＲＯＭ２２のセクショ
ン５８へのオフセット値を含むことになる。次にブロッ
ク１５２に従って、１６進数２００２がＨＬレジスタへ
転送され、プログラムＰＯＳＣＡＮが呼出される。

ＰＧＳＣＡＮプログラムは第９図に示され、後に詳細に
説明される。簡単に言えばトＰＧＳＣＡＮプログラムは
ＨＬレジスタによつてアドレスされたセクションにおけ
るページ・テーフルを走査し、走査されたェントリイを
ページ・テーブルからベースＲＡＭ２８中のＴＶＴテー
ブルへ入れる。次に、フロツク１５４に従って、アキュ
ムレー夕（Ａレジスタ）がクリアされる。ブロック１５
６へ行くと、Ａレジス外こ記憶されたページ番号がデー
タ。

バス１８を介してべ−ジ・レジスタ３２中のＲＯＭペー
ジ・レジスタ（ワード３）に記憶される。これはＣＰＵ
１４から出るページ・レジスタ書込信号と結合されて起
る。このページ番号は、ＴＶＴＢＬＤプログラムの残り
の部分によって動作されるページを制御する。次に、フ
ロック１５８に従って、ページ・レジスタ３２へ送られ
たページ番号の４０００セクションが存在するかどうか
が決定され、もし存在すれば、巡回サイクル冗長チェッ
ク（ＣＲＣ）がなされて、そのセクションが正確である
かどうかが決定される。もしＣＲＣが失敗すれば、エラ
ーが記憶される。次にブロック１６０１こ従って、ｌａ
隼数アドレス４００２がＨＬレジスタへ転送され、ＰＧ
ＳＣＡＮプログラムが呼出される。

それは、ブロック１５６で変更されたページ・レジスタ
により指定されるところに従って、ページの４０００セ
クションにあるページ・テーブルを走査するためである
。次にブロック１６２及び１６４に従って、ブロック１
５８及び１６０‘こ関して説明した手順と同じ手順が、
ブロック１５６で出力されたページ番号のために６００
０セクションについて実行される。

次に、フロツク１６６で、ページ・レジスタ３２中に記
憶された値が謙出され、１だけ増加され、アキュムレー
タに記憶される。次に４個の高順位ビットが０へセット
され、ブロック１６７に従って、アキュムレータ中に記
憶された値がゼロに等しいかどうかが決定される。もし
等しくなければ、ブ。ック１５６へ戻り、ブロック１６
６で決定された新しいページ番号について、同様の処理
が行われる。ブロック１６７で、Ａレジスタがゼロに等
しいと決定されると、それはページの全てが処理された
ことを意味し、初期プログラムの残りの部分への続行が
生じる。ここで第９図を参照すると、そこには ＰＧＳＣＡＮプログラムが記載される。

第８図のブロック１５２，１６０，１６４から想起され
るように、ＰＧＳＣＡＮプログラムはＲＯＭ２２又は２
４のセクションにあるページ・テーブル全対を走査する
ために呼出される。このルーチンが呼出されるのは、Ｈ
Ｌレジスタがページ・テーブルの最初のェントリイのア
ドレスを含む時である。そのアドレスはベースＲＯＭ２
２の第２セクション６０については２００２であり、ペ
ージＲＯＭ２４の第１セクション６２，６６，７０，７
４，了８，８２については４００２であり、ページＲＯ
Ｍ２４の第２セクション６４７６８，７２，７６，８０
，８４については６００２である。先ずブロック１ ６
８に従って、ＨＬレジスタ中のアドレス・コードがＤＥ
レジスタに記憶される。

従って、Ｄレジスタはページ。セクション。コードを含
み、Ｅレジス外まそのセクション内の現在のページ・テ
ーフル・ェソトリィに対するオフセット値を含む。次に
、フロック１７０１こ従って、ページ・テーブルのェン
トリイが１６進数「ＦＦ」に等しいかどうかの決定がな
される。「ＦＦ」は第６図に示されるようにテーブル終
了マークである。もし「ＦＦ」に等しければ、呼出プロ
グラムへのＩＪターンが起る。そうでなければ、ＴＶＴ
インデックスが２倍にされ、ＨＬレジス夕に記憶される
。ＴＶＴインデックスはＤＥレジスタによってアドレス
されたページ・テーブル中のバイト０及びバイト１にあ
る高順位ビットから得られる。次にブロック１ ７２に
従って、ＴＶＴテーフルのベース・アドレス（１６隻数
松００）がＨＬレジスタに記憶されている２倍にされた
ＴＶＴインデックスへ加えられる。この時点で、ＨＬレ
ジス夕は走査されているページ・テーフル・ェントリィ
についてＴＶＴテーブル中の正しいアドレスを合む。次
に、ブロック１７４に従って、ページ・レジスタ３２中
のＲＯＭページ・レジスタが謙出され、データがＢレジ
スタのビット位置０〜３に記憶される。

更に、Ｄレジスタから得られるべ−ジ・セクション・コ
ードが、Ｂレジスタのビット位置４〜５に記憶される。
ビット位置６〜７は０へセットされる。従って、ＴＶＴ
テーブル・ェントリィのバィトーはＢレジスタに含まれ
る。次にフロック１７６に従って、Ｂレジスタの内容が
ＨＬレジスタに含まれるアドレスに従い「ＴＶＴテーブ
ル中に記憶される。次にＨＬレジスタの値が１だけ増加
され、Ｅレジスタの内容（現在のページ・テーフル・ェ
ントリィに対するオフセット値）が、ＨＬレジスタに含
まれるアドレスに従いＴＶＴテーブルに記憶される。次
にＤＥレジスタの内容が１だけ増加され、ブロック１７
０への戻りが生じる。それによって次のページ・テーブ
ルのェントリィが走査され、ＴＶＴテーフルへ転送され
る。この手順は、テーブル終了マークがブロック１７０
で検出される。第１０図を参照すると、そこにはプログ
ラム・ルーチンＲＳＴＩが流れ図形式で示される。

このプログラム・ルーチンは、１つのフ。ログラム・モ
ジュールから他のプログラム・モジュールへ転移が起る
時に使用される。ＲＳＴＩプログラムの８０８５ソース
・コ−ドＧま、この流れ図から容易に作成できるであろ
う。８０８５マイクロプロセッサにおいて、ＲＳＴ命令
はリスタート命令として使用され、自動的にベースＲＯ
Ｍ中のアドレス（ＲＳＴロケーション）をプログラム・
カウンタに置き、スタック中に或る種の情報を保存する
。

次のマシン・サイクルでＲＳＴロケーションに置かれた
命令が実行される。第１０図に示されるＲＳＴＩプログ
ラムは８０８５マイクロプロセッサのこの能力を利用す
る。その場合、例えば通常の呼出命令又はジヤンプによ
って、１つのプログラム・モジュールから他のプログラ
ム・モジュールへの転移を生じさせたい時、ＲＳＴ命令
の次に２バイトの名称コードが置かれる。この名称コー
ドは呼出されるプログラム・モジュールを指定し、かつ
ＴＶＴにおけるそのプログラム・モジュールに関するェ
ントリィのアドレスを含む。先ずブロック１８川こ従っ
て、通常はＲＳＴＩ命令の直後に続くアドレスである保
存されたりターン・アドレスが名称コードに続くアドレ
スへ調整される。次に、ブロック１８２に従って、名称
コードのバイト１及び２がＨＬレジスタに記憶される。
従って、ＨＬレジスタは呼出されたプログラムの所望の
ＴＶＴェントリィをアドレスする。次にブロック１８４
に従って、アキユムレータ（Ａレジスタ）がクリアされ
、その時ページ・レジスタ３２中のＲＯＭべ−ジ・レジ
ス外こある情報が読出されスタック中に保存される。次
にブロック１８６に従って、最初のＴＶＴバイト（ＨＬ
レジスタによってアドレスされる）がランダム・アクセ
ス・メモリから読出され、Ａレジスタに記憶される。

次にＡレジス夕にある情報は、呼出されたプログラムの
ためにＴＶＴのバイトーで指定されたページへＲＯＭペ
ージ‘レジスタをセットするため、ページ・レジスタ３
２へ転送される。次にＨＬレジスタが１だけ増進され、
第汀ＶＴバイト（ＨＬレジス外こよってアドレスされる
）が謙出されＬレジス外こ記憶される。次にブロック１
８８‘こ従って、第のＶＴバイトが１ポジションだけ左
方へシフトされ、ブロック１９０でパッチ・インデイケ
ータがセットされているかどうかの決定がなされる。も
しセットされていれば、パッチが指示されている。そし
てブロック１９２で示されているように、パッチ領域ア
ドレスがＨＬレジスタへ転送され、プログラム・フェッ
チ・オペレーションをＲＡＭのパッチ領域へ転送するこ
とによって処理が続行する。フロツク１９０でパッチ・
インデイケータがセットされていないと仮定すると、ブ
ロック１９４に従って、Ａレジスタのビット５，６，７
（Ａレジス夕は左方へ１ポジションだけシフトされたペ
ージ・セクション・ビットを含む）がＨレジスタへ転送
される。

この時点で、Ｈレジスタは１抗隻数２０、４０、６０の
コードを含み、Ｌレジスタは呼出されたプログラム・モ
ジュールに対するページ・テーフル・ェントリィのバイ
ト２へのオフセット値を含む。フロツク１９６では、上
記ページ・テーフル・ェントリイのバイト２及びバイト
１のビット０〜４に含まれるページ・セクションへのオ
フセット値がＨＬレジスタへ転送される。

ここで注意すべきは、Ｈレジスタ中に含まれるページ・
セクション・ビットが、この転移動作の間維持されるこ
とである。従って、この時点におけるＨＬレジスタは呼
出されたプログラム・モジュールのアドレスを含む。次
にブロック１ ９８に従って、ＨＬレジスタ中に含まれ
るアドレスがＣＰＵ１４中のプログラム・カウンタ（Ｐ
Ｃ）へ転送される。ブロック２００では、上記アドレス
に従って命令がフェッチされ、呼出されたプログラム・
モジュールの実行が開始されることによって動作が継続
する。従って、第１０図に関連して説明した簡単なルー
チンを使用することによって、ページ間で命令実行の転
移を容易に行うことができることが分る。この手法はプ
ログラミングを簡単にする。なぜならば、ソフトウェア
の開発中、開発されているプログラム・モジュールのＲ
ＯＭにおける正確なロケーションを知る必要はないから
である。換言すればプログラム・モジュールがプログラ
ムされている時、そのプログラム・モジュールへ独特の
インデックス・コードを割当てるだけでよい。次にその
プログラム・モジュールは余裕のある特定のページへ格
納されるので、メモリの最大利用効率が達成される。更
に、このルーチンはパッチ方法を用いてプログラム・モ
ジュールを訂正することを可能にする。所望ならば、プ
ログラム・モジュールは、全ての変更されたプログラム
・モジュールをＲＯＭの高順位セクションに入れること
によって、プログラム・モジュールを変更することがで
きる。高順位セクションのページ・テーブルは最後に走
査され、該当するＴＶＴインデックス番号が存在すれば
、前にＴＶＴテーブルに存在した情報は高順位セクショ
ンにある情報によって置換される。これまで説明したペ
ージング手法に対していくつかの変更がなされてよい。

３バイトのＴＶＴェントリィを使用して、新しいプログ
ラム・モジュールの実際のアドレスをバイト２及び３に
記憶することができる。

この場合、ページ・テーフル・ェントリィへのオフセッ
ト値を使用しないで、新しいプログラム・モジュールを
直接にアドレシングすることができる。他の変更例とし
て、頻繁に呼出されたプログラム・モジュールのＴＶＴ
インデックスをＴＶＴテーブルの特別の部分に入れてお
くことができる。

そのような特別の部分は、例えばロケーション８Ｃ００
〜８０ＦＦの間であり、ＩＧ隼数２５６〜５１１の間の
ＴＶＴインデックスを含む。これらのプログラム・モジ
ュールについては、異つたリスタート命令が使用され、
名称コード‘ま単一バイトとすることがでる。この単一
の名称バイトはＬレジス外こ置かれ、１６進数４６がＨ
レジスタに置かれる。次に、ＨＬレジスタ中の値が２倍
にされ（各ＴＶＴテーブル・ェントリイの長さが２バイ
トであるため）、次いで処理は前述したようにブロック
１８４から２００へ続行する。この手順は、頻繁に使用
されるモジュールが呼出される度に、１バイトの記憶容
量を節減する。ここで注意すべきは、ベースＲＯＭ２２
に置かれたプログラム・モジュールへ転移する時、通常
の呼出命令及びジャンプ命令を使用してよいことである
。

従って、非常に頻繁に呼出されるプログラム・モジュー
ルは、スペースが利用可能である限り、ベースＲＯＭ２
２に置かれるべきである。これにより、処理時間が節約
される。それはＴＶＴテーブルを参照する必要がないか
らである。

【図面の簡単な説明】

第１図はページ・メモリアドレスするためのアドレシン
グ装置を示すブロック図、第２図はＣＰＵ及び第１図に
示されるアドレシング装置のページ・ビット発生手段を
詳細に示す図、第３図は第３Ａ図と第３Ｂ図の配置状態
を表わす図、第３Ａ図及び第３Ｂ図は第１図に示される
謙出専用メモリ及びそのアドレス・デコード回路の詳細
を示す図、第４図は第１図に示されるランダム・アクセ
ス・メモリ及びそのコントローラ及びデコード回路の詳
細を示す図、第５図はページ・テーフルのェントリィを
示す図、第６図は１つのべ−ジ・セクション内のページ
・テーブルの構成を示す図、第７図は転送ベクトル・テ
ーブルのェントリィを示す図、第８図は転送ベクトル・
テーフルを構築するために使用される一連のプログラム
命令を表わす流れ図、第９図はプログラム記憶メモリの
各ページ・セクションにおけるページ・テーブルを走査
するために使用される一連のプログラム命令を表わす流
れ図、第１０図は１つのプログラム・モジュールから他
のプログラム・モジュールへの転移を許す一連のプログ
ラム命令を表わす流れ図である。 １０・・・・・・アドレシング装置、１２・・・・・・
ページ・メモリ、１４・・・・・・中央処理装置、１６
・・・・・・アドレス・バス、１８・・・・・・データ
・バス、２０・・・・・・制御バス、２ ２・・・・・
・ベースＲＯＭ、２ ４．．．．．．ページＲＯＭ、２
６・・…・ＲＯＭアドレス・デコード回路、２８．．・
…ベースＲＡＭ、３ ０・・・…ページＲＡＭ、３２…
・・・ページ・レジスタ、３４……ページ・ビツト・バ
ス、３６……ページ・レジスタ・デコード回路、３８…
…ページ・レジスタ読出ゲート、４０……チップ選択バ
ス、４２……ＲＡＭコントローラ、４４・・・・・・Ｃ
ＡＳデコード回路、４６・・・・・・ＲＡＭアドレス・
バス、４８・・・・・・列アドレス・ストローブ（ＣＡ
Ｓ）バス。 ＦＩＧ．Ｉ ＦＩＧ．２ ＦＩＧ．３Ａ ＦＩＧ．３８ ＦＩＧ．３ ＦＩＧ．４ ＦＩＧ．５ ＦＩＧ．６ ＦＩＧ．７ ＦＩＧ．８ ＦＩＧ．９ ＦＩＧ．１０

Claims (1)

1. 【特許請求の範囲】 １ 下記構成要素（イ）ないし（ニ）を備えたことを特
   徴とする、コンピユータ・システム。 （イ） 制御信号及びアドレス信号を供給する処理装置
   。 該制御信号は遂行すべきメモリ動作の各々を表わし、該
   アドレス信号はその長さによつて制限された予定のアド
   レス空間におけるアドレスを指定する。（ロ） 前記予
   定のアドレス空間でアドレス可能なメモリ装置。 該メモリ装置は、前記予定のアドレス空間の第１部分で
   アドレス可能な読取専用メモリ及び前記予定のアドレス
   空間の第２部分でアドレス可能なランダム・アクセス・
   メモリを含む。該読取専用メモリ及び前記ランダム・ア
   クセス・メモリの各々は非ページ部分及び複数のページ
   部分へそれぞれ分割され、該非ページ部分の各々は前記
   アドレス信号によつて直接的にアドレスされ、所与の前
   記ページ部分はページ信号によつて能動化されるとき前
   記アドレス信号によつてアドレスされるように構成され
   てい。（ハ） 前記ページ部分をそれぞれ記憶する選択
   可能な第１ないし第３のページ・レジスタ。 （ニ） 前記制御信号及び前記予定のアドレス空間の第
   １部分又は第２部分を指定する選択された前記アドレス
   信号に応答して前記第１ないし第３のページ・レジスタ
   のうち１つを選択するページ・レジスタ選択装置。 該ページ・レジスタ選択装置は、前記読取専用メモリの
   ページ部分で読取動作が行われるときは前記第１のペー
   ジ・レジスタを選択して該レジスタから前記ページ信号
   を供給させ、前記ランダム・アクセス・メモリのページ
   部分で読出動作が行われるときは前記第２のページ・レ
   ジスタを選択して該レジスタから前記ページ信号を供給
   させ、前記ランダム・アクセス・メモリのページ部分で
   書込動作が行われるときは前記第３のページ・レジスタ
   を選択して該レジスタから前記ページ信号を供給させる
   ように構成されている。