JPS6073762A - 記憶保護方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、データ処理装置に係如、特に複数のプログラ
ムを異なった実行レベルで時分割処理することの出来る
データ処理装置に於いて、実行レベルの異なるプログラ
ムによる誤った記憶装置アクセスの検出及び防止を高速
に実行することの出来る記憶保護方式に関する。

〔従来技術と問題点〕

第１図はデータ処理システムの１構成例を示す図である
。第１図において％０１は制御記憶、０２はマイクロコ
ード処理装置、０３は主記憶装置、０４は中央処理装置
、０５と０６はチャネル装置を示す。

従来から多重処理の可能な計算機システムの中央処理装
置には、プログラムによる主記憶装置のアクセス例外を
検出する目的で、主記憶装置に対する記憶保護の機構が
採用されている。一般的に知られている方式の１つは、
プログラムに特定のアクセス・キーを保持させると共に
、主記憶装置の一定のアドレス範囲毎に同様のアクセス
・キーとそのアクセス・キーによって保護されるアクセ
スの種類を保持する手段とを設け、主記憶装置アクセス
時にアクセス・キーの比較によってアクセスの可否を決
定するものである。この方式によれば、汎用性に優れた
有用な手段が得られる。しかしながら、特定の用途用に
設計されたデータ処理装置、すなわち、汎用性を追求さ
れない装置であって、更に記憶装置アクセスに高速性を
要求される場合には、前記手段による方法は１回路の応
答特性、繁雑さ、及びコストの面で種々の欠点を有して
いる。

前記のような装置の応用の１例は、マイクロコードを用
いて第１図に示すようなデータ処理システムを構成する
場合におけるマイクロコード処理装置である。この場合
、第１図に示すデータ処理システムを構成するだめの中
央処理装置０４．チャネル装置０５，０６．入出力制御
装置（図示せず）と云った各種機能部分を実現するため
のマイクロコードを同一のマイクロコード処理装置０２
を用いて時分割で実行するように構成することがよく行
われる。マイクロコードは、マイクロコード処理装置０
２によって参照される制御記憶０１に格納されるが、制
御記憶０１のアクセス動作は、中央処理装置０４による
主記憶装置０３のアクセスに比較してはるかに高速な動
作特性を要求される。更に前記各種の機能部分を担当す
るマイクロコードがこの制御記憶０１を制御データの一
時記憶領域として１例えばチャネル装置０５はサブチャ
ネル格納領域として使用することが一般的である。この
場合、ある機能部分のマイクロコードの誤ったデータ格
納動作によって、制御記憶０１上の意図しない部分１例
エバマイクロコードの格納されている領域を破壊するこ
とは絶対に回避しなければならない、何故ならば、制御
記憶０１上のマイクロコードを失うことは、ハードウェ
ア中枢部分の固定故障と同等であり、データ処理システ
ム全体の機能を致命的に損うからである。このような事
例に於いて、制御記憶０１のアクセスに対する有効なチ
ェック手段を具備することは、極めて重要な関心事であ
ると云える。

〔発明の目的〕

本発明は、上記の考察に基づくものであって。

時分割で実行される複数のプログラム毎にアクセス可能
な記憶装置の領域を設定出来る機能を設け。

記憶装置アクセス時のアドレス値からアクセス動作の可
否を高速に判別することの出来る記憶保護方式を提供す
ることを目的とするものである。

〔発明の構成〕

そのために本発明の記憶保護方式は、命令とデータ若し
くはそのいずれかを格納するための記憶装置と、実行レ
ベルの異なる複数のプログラムを時分割で実行し得るデ
ータ処理装置とを備えたデータ処理システムに於いて、
前記記憶装置を複数ブロックに分割し、各ブロックに対
応した記憶保護フラグの集合からなる記憶保護レジスタ
を前記データ処理装置の有するプログラム実行レベル毎
に設け、前記データ処理装置が前記記憶装置へのアクセ
スを実行する際に、そのアクセス・アドレスから前記記
憶装置のブロック番号を算出し、処理中のプログラムの
実行レベルに対応する前記記憶保護レジスタ内の前記ブ
ロック番号に対応する記憶保護フラグの値により、前記
記憶装置アクセス動作の禁止又は許可の制御を行うこと
を特徴とするものである。

〔発明の実施例〕

以下１本発明の実施例を図面を参照しつつ説明する。

第２図は本発明の１実施例構成を示す図である。

第２図において、■はアドレス・レジスタ、１ａはアド
レス・レジスタの上位ビット部分、２はデコード回路、
３はプログラム実行レベル決定回路。

４は実行レベル・レジスタ、５は記憶保護レジスタ、６
−Ｏないし６−１５はアンド回路、７はオア回路を示す
。

□本発明は、一般的なマイクロコード処理装置の一部を
成すものとして、第１図に示す回路によって以下に説明
するが、マイクロコード処理装置で本発明に直接関係し
ない部分については第２図に図示されていない、以下の
説明において、マイクロコード処理装置は、１６にワー
ドの制御記憶を有しており１本発明による記憶保護機構
を実施するために、制御記憶は、各々ＩＫワードからな
る１６個のブロックに分割されるものとする。そして制
御記憶は、ワード単位にアクセスされ、読出し／書込み
が可能である。又、マイクロコード処理装置は、　Ａ、
１３．　ＣとＤの４レベルのプログラム実行レベルを持
っており、実行要求に従って各レベルのプログラムを時
分割で処理するものとする。

第１図において、アドレス・レジスタ１は、制御記憶ア
クセス時のアドレスを保持するものであって、１６にワ
ードの制御記憶をアクセスするため１４ビツトから構成
される。アドレス・レジスタの上位ビット部分１ａは、
アドレス・レジスタ１の上位側４ビツトよりなシ、アド
レス値に対応する制御記憶のブロックを決定する。すな
わち。

デコード回路２は、アドレス値の上位４ビツトをデコー
ドし、ブロック識別信号ｌＯの何れか１っの信号を出力
する。プログラム実行レベル決定回路３は、優先順位比
較論理を含み、実行要求信号８を入力して処理すべきプ
ログラムの実行レベルを決定すると共に、その結果を実
行レベル・レジスタ４に転送する。記憶保護レジスタ５
は、５ａ。

５ｂ、５Ｃ，５ｄがそれぞれプログラム実行レベルＡ、
　Ｂ、　Ｃ，Ｄに対応する。記憶保護レジスタ５のそれ
ぞれは、制御記憶の各ブロックに１ビツトを対応させ、
計１６ビツトで構成され、各ビットは。

対応する制御記憶ブロックに対する書込許可フラグであ
る。すなわち、′１１のセットされたビット位置に対応
する制御記憶のブロックのみがその記憶保護レジスタに
対応する実行レベルのプログラムから書込み可能となる
。実行レベル・レジスタ４の自答は、決定されたプログ
ラム実行レベルに対応する記憶保護レジスタ５の１つを
選択するために使用される。そして、アンド回路６−０
ないし６−１５及びオア回路７は１選択された記憶保護
レジスタ５の各ビットとデコード回路２によって出力さ
れるブロック識別信号１０との間で、ビット毎の演算を
実行し、書込許可信号９を生成する。書込許可信号９は
１図示しない回路によって。

制御記憶への書込パルス信号の生成東件の１つとなると
共に、書込許可されていないブロックへの書込命令が実
行されたことを示す記憶保護例外信号を生成するために
使用される。

なお１以上の説明では、記憶保護レジスタ５を構成する
５ａないし５ｄの記憶保護フレグは、制御記憶の各ブロ
ックに対応する書込許可フラグ・ビットからのみ構成し
たが、記憶保護フラグを複数ビットとして１例えば命令
の読出し、データの読出し、データの書込みと云った異
なるアクセスの種類を個別にチェックするように構成す
ることも出来ることは勿論である。又、１ビツトのみの
記憶保論フラグであっても、Ｗ込許可のみに限定せず、
幾つかのアクセス９タイプに対して適用しても良いこと
は云うまでもない。

更に、記憶保護制御の対象となる記憶装置のアドレス範
囲は、処理装置のアクセス可能な記憶装置の一部の領域
に限定することも可能であり、それによって記憶装置ブ
ロックの分割の細分化又は記憶保護レジスタのビット数
の削減を図ることができる。

更に別の応用例に於いては、処理装置の有する特定のプ
ログラム実行レベルは、記憶保護制御の対象外とするこ
とも容易に実現することが出来る。

又、プログラムの指定あるいは何らかの外部手段等によ
シ、記憶保護回路の動作あるいはその出力信号を無効化
する手段を具備させても良い。

〔発明の効果〕

以上の説明から明らかなように１本発明によれば、比較
的簡単な回路忙よって高速応答の可能な記憶保護機構を
データ処理装置に付加することができるので、特にマイ
クロコード処理装置のような応用例においては、データ
処理システムの信頼度とデータ保全性を向上させる効果
がある。

【図面の簡単な説明】

第１図はデータ処理システムの１構成例を示す図、第２
図は本発明の１実施例構成を示す図である。 ０１・・・制御記憶、０２・・・マイクロコード処理装
置、０３・・・主記憶装置、０４・・・中央処理装置、
０５と０６・・・チャネル装置、１・・・アドレス拳レ
ジスタ、ｌａ・・・アドレス響レジスタの上位ビット部
分、２・・・デコード回路、３・・・プログラム実行レ
ベル決定回路。 ４・・・実行レベル・レジスタ、５・・・記憶保護レジ
スタ、６−０ないし６−１５・・・アンド回路、７・・
・オア回路、８・・・実行要求信号、９・・・書込許可
信号。 １０・・・ブロック識別信号。 特許出願人　富士通株式会社 代理人弁理士　京　谷　四　部 ケ１図

Claims (1)

【特許請求の範囲】
1. 命令とデータ若しくはそのいずれかを格納するための記
   憶装置と、実行レベルの異なる複数のプログラムを時分
   割で実行し得るデータ処理装置とを備えたデータ処理シ
   ステムに於いて、前記記憶装置を複数ブロックに分割し
   、各ブロックに対応した記憶保護フラグの集合からなる
   記憶保護レジスタを前記データ処理装置の有するプログ
   ラム実行レベル毎に設け、前記データ処理装置が前記記
   憶装置へのアクセスを実行する際に、そのアクセス・ア
   ドレスから前記記憶装置のブロック番号を算出し、処理
   中のプログラムの実行レベルに対応する前記記憶保護レ
   ジスタ内の前記ブロック番号に対応する記憶保護フラグ
   の値により、前記記憶装置アクセス動作の禁止又は許可
   の制御を行うことを特徴とする記憶保護方式。