JPS6074068A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6074068A JPS6074068A JP18191883A JP18191883A JPS6074068A JP S6074068 A JPS6074068 A JP S6074068A JP 18191883 A JP18191883 A JP 18191883A JP 18191883 A JP18191883 A JP 18191883A JP S6074068 A JPS6074068 A JP S6074068A
- Authority
- JP
- Japan
- Prior art keywords
- data
- storage device
- section
- read
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は記憶装置に係り、特に転送データ幅の増大をな
し７４ｇる一方、サイクルタイムの短縮化を達成しＩＭ
るように発展させたニブル機能を有する記イ、ａ装置に
関する。
し７４ｇる一方、サイクルタイムの短縮化を達成しＩＭ
るように発展させたニブル機能を有する記イ、ａ装置に
関する。
（０）技術の背景
情報処理装置に用いられる記憶装置もその他の構成要素
の高速化が要求されると同様、その高速化が要求されて
いる。その１頃速化も各種方面からのアプローチで推進
されている。このような記イアα装置の高速化の１つに
、ニブル機能がある。
の高速化が要求されると同様、その高速化が要求されて
いる。その１頃速化も各種方面からのアプローチで推進
されている。このような記イアα装置の高速化の１つに
、ニブル機能がある。
しカルながら、このニブル機能には、転送データ幅とサ
イクルタイムとの間には不都合な関係があり、システム
構成上において不具合を来すごとがあるので、これを１
ｗ決し得る技術ゴ一段の開発が要望されている。
イクルタイムとの間には不都合な関係があり、システム
構成上において不具合を来すごとがあるので、これを１
ｗ決し得る技術ゴ一段の開発が要望されている。
（ハ）従来技術と問題点
１りち、４ニブル機能を有する記憶装置が例えば１６ｋ
ｗｘ４回の転送速度を有するものとした場合に、単純に
３２ｋｎＸ２回の転送速度に変更出来ない。つまり、デ
ータ幅とサイクルタイムとを相互間で、単に入れ替えＩ
Ｍない事情がある。従って、従来のニブル機能の単なる
変更ではデータ幅を増大し且つサイクルタイムを短縮し
たいという男！求は満たし得ないのである。
ｗｘ４回の転送速度を有するものとした場合に、単純に
３２ｋｎＸ２回の転送速度に変更出来ない。つまり、デ
ータ幅とサイクルタイムとを相互間で、単に入れ替えＩ
Ｍない事情がある。従って、従来のニブル機能の単なる
変更ではデータ幅を増大し且つサイクルタイムを短縮し
たいという男！求は満たし得ないのである。
仁）発明の目的
本発明は上述したような従来装置の有する欠点に鑑みて
創案されたもので、その目的はニブル機能を発展させ、
それにより転送データ幅を増大し得てしかもサイクルタ
イムを短ｔｆｔｉ化しルする記１ａ装置を提供すること
にある。
創案されたもので、その目的はニブル機能を発展させ、
それにより転送データ幅を増大し得てしかもサイクルタ
イムを短ｔｆｔｉ化しルする記１ａ装置を提供すること
にある。
（ホ）発１夕Ｊの構成
そして、この目的達成のため、本発明装置はニブル機能
で書込み又は読み出しが行なわれる記１ａ装置において
、■；１ｉ：込みサイクルにおける上記記憶装置へのデ
ータ入力態様が大きなデータ幅のデータを受け取り且つ
そのデータをニブル数少なくして上記記憶装置に書ぎ込
み得るように上記データを上記記１、ａ装置に送り込む
データ入力手段と、■読み出しサイクルにおける上記記
ＩＱ装置からのデータ出力態様が少ないニブル数で大き
なデータ幅のデータとなるように上記記憶装置からのデ
ータを送り出すデータ出力手段と、１アクセスサイクル
内でのニブル数を少なくし且つ大きなデータ幅のデータ
の入出力を可能とするように上記データ入力手段からの
データの上記記１．ａ装置への曹込み又はその記憶装置
から上記データ出力手段へのデータの読み出しを生ぜし
めるデータ書込み読み出し制御手段とをω１ｆえて構成
したものである。
で書込み又は読み出しが行なわれる記１ａ装置において
、■；１ｉ：込みサイクルにおける上記記憶装置へのデ
ータ入力態様が大きなデータ幅のデータを受け取り且つ
そのデータをニブル数少なくして上記記憶装置に書ぎ込
み得るように上記データを上記記１、ａ装置に送り込む
データ入力手段と、■読み出しサイクルにおける上記記
ＩＱ装置からのデータ出力態様が少ないニブル数で大き
なデータ幅のデータとなるように上記記憶装置からのデ
ータを送り出すデータ出力手段と、１アクセスサイクル
内でのニブル数を少なくし且つ大きなデータ幅のデータ
の入出力を可能とするように上記データ入力手段からの
データの上記記１．ａ装置への曹込み又はその記憶装置
から上記データ出力手段へのデータの読み出しを生ぜし
めるデータ書込み読み出し制御手段とをω１ｆえて構成
したものである。
（〜）発明の実施例
以下、添付図面を参照しながら本発明の詳細な説明する
。
。
第１図は本発明の一実施例を示す。１はニブル機能で書
込み又は読み出しが行なわれる記憶装置で、この実施例
では奇数番記１．α部０−ＲＡＭ及び偶数番記１．Ｑ部
Ｅ−ＲＡＭから成る。これらの記１．ｒ４部にはニブル
機能によるアクセスを生ぜしめｔ、＝るようアドレス（
Ａｌ）（ＲＡＭＩＮ）、ΔＤ（ＲＡＭ ０ＵＴ））信号
、ＲＡ茗倍信号σＡＳＡ号、ＷＥ倍信号タイミングジェ
不レーク−「ｉＭＧＥＮから供給される。これらの信号
を転送して来る線は図面を明瞭にするため、各別の線を
用いず、線２でまとめて示しである。
込み又は読み出しが行なわれる記憶装置で、この実施例
では奇数番記１．α部０−ＲＡＭ及び偶数番記１．Ｑ部
Ｅ−ＲＡＭから成る。これらの記１．ｒ４部にはニブル
機能によるアクセスを生ぜしめｔ、＝るようアドレス（
Ａｌ）（ＲＡＭＩＮ）、ΔＤ（ＲＡＭ ０ＵＴ））信号
、ＲＡ茗倍信号σＡＳＡ号、ＷＥ倍信号タイミングジェ
不レーク−「ｉＭＧＥＮから供給される。これらの信号
を転送して来る線は図面を明瞭にするため、各別の線を
用いず、線２でまとめて示しである。
記憶部０−ＲＡＭには、データ人力・Ｉ！ｉｔ ３から
、インターフェイスレジスタＩ Ｆ −Ｐ ＩＦ、Ｇ、
奇数番書込めデータレジスタＷＯ−ＲＥＧを経て奇数番
データ部が供給される一方、記ｔ？、ＯＨＬＥ−ＲＡＭ
には、データ入力端３からインターフェイスレ−ジスク
ト１”−ＲＥＧ、偶数番書込みデータレジスタＷ ＩＥ
−ＲＥ Ｇを経て偶数番データ部が供給されるように
構成される。そのために、データレジスタＷＦ、−ＲＥ
ＧにデコーダＤＥＣＩから線４を経てパルスＷ ＣＬ
Ｋ Ｅが供給され、データレジスタｌ、Ｖ Ｏ−ＲＥＧ
にデコーダＤＢＣＩから線５を経てパルスＷＣＬ Ｋ○
が供給される。デコーダＤＢＣＩはタイミングジェネレ
ータ′Ｉ″ｉＭ ＧＥＮがら線６を経て、パルスＷＣＬ
Ｋ Ｏ，ｗＣＬ Ｋ Ｅを発生ずるためのタイミング
パルスを受註ノる。
、インターフェイスレジスタＩ Ｆ −Ｐ ＩＦ、Ｇ、
奇数番書込めデータレジスタＷＯ−ＲＥＧを経て奇数番
データ部が供給される一方、記ｔ？、ＯＨＬＥ−ＲＡＭ
には、データ入力端３からインターフェイスレ−ジスク
ト１”−ＲＥＧ、偶数番書込みデータレジスタＷ ＩＥ
−ＲＥ Ｇを経て偶数番データ部が供給されるように
構成される。そのために、データレジスタＷＦ、−ＲＥ
ＧにデコーダＤＥＣＩから線４を経てパルスＷ ＣＬ
Ｋ Ｅが供給され、データレジスタｌ、Ｖ Ｏ−ＲＥＧ
にデコーダＤＢＣＩから線５を経てパルスＷＣＬ Ｋ○
が供給される。デコーダＤＢＣＩはタイミングジェネレ
ータ′Ｉ″ｉＭ ＧＥＮがら線６を経て、パルスＷＣＬ
Ｋ Ｏ，ｗＣＬ Ｋ Ｅを発生ずるためのタイミング
パルスを受註ノる。
ＲＯ−ＲＥＧは奇数＠読み出しデータレジスタで、これ
は奇数番記憶部０−ＲＡ Ｍの出力データを線７上のパ
ルスＲＣＬ Ｋで受＆Ｊ取るものである。
は奇数番記憶部０−ＲＡ Ｍの出力データを線７上のパ
ルスＲＣＬ Ｋで受＆Ｊ取るものである。
又、ＲＥ−ＲＥＧは偶数番読み出しデータレジスタで、
これば偶数番記憶部Ｅ−ＲＡＭの出力データを線７」二
のパルスＲＣＬＫで受け取るものであ−る。レジスタＲ
Ｏ−ＲＥ Ｇの出刃はデコーダＤＦらＣ２からのストロ
ーブパルス５ＴＲＯＢＯを一方の人力に受けるアンドゲ
ート８の他方の人力に接続され、レジスタＲＥ−ＲＥＧ
の出力はデコーダＤＢ、Ｃ２からのストローブパルス５
ＴＲＯＢＥを一方の入力に受ＬＪるアンドゲート９の他
方の入力に接続されている。デコーダＤＥＣ２はストロ
ーブパルス５ＴＲＯＢｏ、５ＴＲＯＢＢを発生するため
のタイミングパルスをタイミングジェネレータＴｉＭＧ
ＥＮから線１０を経て受ける。そのタイミングジェネレ
ータ’Ｉ” ｉ Ｍ Ｇ ｒＥ Ｎには、ＧＯ倍信号ア
ドレス（ＡＤ）信号、及びオペレーション（ＯＰＥ）信
号が供給される。
これば偶数番記憶部Ｅ−ＲＡＭの出力データを線７」二
のパルスＲＣＬＫで受け取るものであ−る。レジスタＲ
Ｏ−ＲＥ Ｇの出刃はデコーダＤＦらＣ２からのストロ
ーブパルス５ＴＲＯＢＯを一方の人力に受けるアンドゲ
ート８の他方の人力に接続され、レジスタＲＥ−ＲＥＧ
の出力はデコーダＤＢ、Ｃ２からのストローブパルス５
ＴＲＯＢＥを一方の入力に受ＬＪるアンドゲート９の他
方の入力に接続されている。デコーダＤＥＣ２はストロ
ーブパルス５ＴＲＯＢｏ、５ＴＲＯＢＢを発生するため
のタイミングパルスをタイミングジェネレータＴｉＭＧ
ＥＮから線１０を経て受ける。そのタイミングジェネレ
ータ’Ｉ” ｉ Ｍ Ｇ ｒＥ Ｎには、ＧＯ倍信号ア
ドレス（ＡＤ）信号、及びオペレーション（ＯＰＥ）信
号が供給される。
アンドゲート８．９の出力はオアゲー１−１１ 。
インターフェイスレジスタＩ Ｆ−ＲＥ Ｇを経てデー
タ出力端１２へ接続される。
タ出力端１２へ接続される。
次に、上述構成の本発明装置の動作を説明する。
システムのクロック（第２図の（２−］）参照）でタイ
ミング的に規定されるＧｏ倍信号ＡＤ（ｇ号、○ＰＥ信
号（夫々、第２図の（２−２）、（２−３）、 （２−
４）参照）かタイミングジェネレータＴｉＭ ＧＥＮに
供給されると、これと同期して、入力端３に入力データ
Ａ、Ｂ、Ｃ，Ｄ （第２図の（２−５）参照）が現われ
てインターフェイスレジスタＩ Ｆ−ＧＥＨに置かれ、
そしてデコーダＤＥＣＩからパルスＷＣＬ、ＫＯ，ｗＣ
Ｌｌ〈１ｊが交互に発生される（第２図の（２−６）、
（２−７）参照）。これらのパルスに応答してレジスタ
ＷＥ−ＲＥＧにデータΔ、そしてデータＣがセットされ
（第２図の（２−８）参照）又レジスタＷ０−ＲＥＧに
データＢ１そしてデータＤがセットされる（第２図の（
２−９）参照）。
ミング的に規定されるＧｏ倍信号ＡＤ（ｇ号、○ＰＥ信
号（夫々、第２図の（２−２）、（２−３）、 （２−
４）参照）かタイミングジェネレータＴｉＭ ＧＥＮに
供給されると、これと同期して、入力端３に入力データ
Ａ、Ｂ、Ｃ，Ｄ （第２図の（２−５）参照）が現われ
てインターフェイスレジスタＩ Ｆ−ＧＥＨに置かれ、
そしてデコーダＤＥＣＩからパルスＷＣＬ、ＫＯ，ｗＣ
Ｌｌ〈１ｊが交互に発生される（第２図の（２−６）、
（２−７）参照）。これらのパルスに応答してレジスタ
ＷＥ−ＲＥＧにデータΔ、そしてデータＣがセットされ
（第２図の（２−８）参照）又レジスタＷ０−ＲＥＧに
データＢ１そしてデータＤがセットされる（第２図の（
２−９）参照）。
一方、タイミングジェネレータＴｉＭ ＧＥＮからＡＤ
（ＩマＡＭ ＩＮ）、πＷ否、ＣＡ不、ＷＬ（ごれらは
人々、第２図の（２−１０）、（２−１１）、 （２−
１２）、（２−１３）に示されている。）がＲＡＭＯｌ
ＲＡＭＨに供給される。
（ＩマＡＭ ＩＮ）、πＷ否、ＣＡ不、ＷＬ（ごれらは
人々、第２図の（２−１０）、（２−１１）、 （２−
１２）、（２−１３）に示されている。）がＲＡＭＯｌ
ＲＡＭＨに供給される。
従って、データ八がＣＡＳの第１回目のオフ時にＲＡＭ
Ｅに記憶されると同時にデータＢがＲＡＭ０に記１．ａ
され、そしてデータＣがＣＡＳの第３回目のオフ時にＲ
Ａ Ｍ Ｅに記憶されると同時にデータＤがＲＡＭ０に
記憶される。又ＣＡＳの第２回目のオフ時にＲＡＭＥ、
ＲＡＭ○からデータの読み出しが行なわれる。
Ｅに記憶されると同時にデータＢがＲＡＭ０に記１．ａ
され、そしてデータＣがＣＡＳの第３回目のオフ時にＲ
Ａ Ｍ Ｅに記憶されると同時にデータＤがＲＡＭ０に
記憶される。又ＣＡＳの第２回目のオフ時にＲＡＭＥ、
ＲＡＭ○からデータの読み出しが行なわれる。
このように、従来に比し、２倍のデータ幅のデータを１
ニブル少なくして記憶部τに記憶することが出来る。こ
れは記１．ａ装置と中央処理装置との間のデータ幅及び
動作速度に関する整合性を得るのに大いに寄与すること
になる。
ニブル少なくして記憶部τに記憶することが出来る。こ
れは記１．ａ装置と中央処理装置との間のデータ幅及び
動作速度に関する整合性を得るのに大いに寄与すること
になる。
上述のようにして書き込まれたデータの読み出し態様は
次の通りである。
次の通りである。
システムのクロック（第３図の（３−１）参照）でタイ
ミング的に規定されるＧｏ倍信号ＡＤ倍信号ＯＰＥ信号
（夫々、第３図の（３−２）、（３−３）、（１−、ｌ
）参照）がタイミングジェネレータＴｉＭ ＧＥＮに供
給されると、タイミングジェネレータＴｉＭＧＥＮから
ＲＡＭＥ、、ＲＡＭ０へＡＤ （ＲＡＭ Ｉ ｎ） 、
ＲＡＳ、ＣＡＳ （第３図の（３−５）、（３−（ｉ）
、（３−７）参照）が供給される。これにより、ＲＡ
Ｍ ＩＥ及びＲＡＭ○から第３図の（３−８）に示すよ
うな読み出しデータＤｏ（ＲＡＭ ｏｕむ）が発生され
、タイミングジェネレータＴｉＭＧＥＮからのパルスＲ
ＣＬＫ（第３図の（３−９）参照）を受けるレジスタＲ
Ｅ−ＲＥＧにデータＡがセットされ、そしてデータＣが
セットされるのと並行して、レジスタＲＯ−ＲＥＣにデ
ータＢがセットされ、そしてデータＤが七７１−される
。これら２つのレジスタにセントされる状態が第３図の
（３−１０）にまとめて示されている。レジスタＲＥ−
ＲＥＧにセットされるデータＡ、ＣはデコーダＤＥＣ２
からのストローブパルス５ＴＲＯＩ３Ｅ（第３図の（］
−１１）参照）によって順次にアットゲート９、オアゲ
ートＩＩを経て出力端Ｉ２に送り出される一方、レジス
タＲＯ−１？ＥＧにセントされるデータＢ、Ｉ）はスト
ローブパルス５ＴＲＯＢＯ（第３図の（３−１２）参照
）によってアンドゲート８、オアゲート１１を経て出力
端１２に送り出される。
ミング的に規定されるＧｏ倍信号ＡＤ倍信号ＯＰＥ信号
（夫々、第３図の（３−２）、（３−３）、（１−、ｌ
）参照）がタイミングジェネレータＴｉＭ ＧＥＮに供
給されると、タイミングジェネレータＴｉＭＧＥＮから
ＲＡＭＥ、、ＲＡＭ０へＡＤ （ＲＡＭ Ｉ ｎ） 、
ＲＡＳ、ＣＡＳ （第３図の（３−５）、（３−（ｉ）
、（３−７）参照）が供給される。これにより、ＲＡ
Ｍ ＩＥ及びＲＡＭ○から第３図の（３−８）に示すよ
うな読み出しデータＤｏ（ＲＡＭ ｏｕむ）が発生され
、タイミングジェネレータＴｉＭＧＥＮからのパルスＲ
ＣＬＫ（第３図の（３−９）参照）を受けるレジスタＲ
Ｅ−ＲＥＧにデータＡがセットされ、そしてデータＣが
セットされるのと並行して、レジスタＲＯ−ＲＥＣにデ
ータＢがセットされ、そしてデータＤが七７１−される
。これら２つのレジスタにセントされる状態が第３図の
（３−１０）にまとめて示されている。レジスタＲＥ−
ＲＥＧにセットされるデータＡ、ＣはデコーダＤＥＣ２
からのストローブパルス５ＴＲＯＩ３Ｅ（第３図の（］
−１１）参照）によって順次にアットゲート９、オアゲ
ートＩＩを経て出力端Ｉ２に送り出される一方、レジス
タＲＯ−１？ＥＧにセントされるデータＢ、Ｉ）はスト
ローブパルス５ＴＲＯＢＯ（第３図の（３−１２）参照
）によってアンドゲート８、オアゲート１１を経て出力
端１２に送り出される。
出力端１２に現われるデータは第３図の（３−１３）に
示す如くなる。なお、第３図の（３−９）から判るよう
に、Ｄｏ （ＲＡＭｏ ｕ ｔ）の第２番目のデータは
無効にされる。
示す如くなる。なお、第３図の（３−９）から判るよう
に、Ｄｏ （ＲＡＭｏ ｕ ｔ）の第２番目のデータは
無効にされる。
このように、読み出しにおいても、従来に比し、１ニブ
ル少なくして２倍のデータ幅のデータを記憶装置から読
み出すことが出来る。これにより、記憶装置と中央処理
装置との間のデータ幅及び動作速度に関する整合性を読
み出しにおいても得るのに大いに寄与することになる。
ル少なくして２倍のデータ幅のデータを記憶装置から読
み出すことが出来る。これにより、記憶装置と中央処理
装置との間のデータ幅及び動作速度に関する整合性を読
み出しにおいても得るのに大いに寄与することになる。
なお、上記実施例は４ニブルを３ニブルで動作させるよ
うにする一例であるが、他のニブル数において本発明の
企図するところをその手法の発展的拡張により実現する
ことが出来る。
うにする一例であるが、他のニブル数において本発明の
企図するところをその手法の発展的拡張により実現する
ことが出来る。
０）発明の効果
以上述べたように、本発明によれば、
■アクセスタイムの短縮化をなしつつ、■転送データ幅
を増大させ？ｆる効果がｊｉｌられる。
を増大させ？ｆる効果がｊｉｌられる。
第１図は本発明の一実施例を示す図、第２図は本発明実
施例のｍ−込み態様を説明するためのタイミングチャー
ト、第３図は本発明実施例の読み出し態様を説明するた
めのタイミングチャートである。 図中、１は記憶装置（０−ＲＡ Ｍは奇数番記イａ部、
Ｅ −ＲＡ Ｍ ハ４％数番記１．ａ部）、ＴｉＭＧＩ
ＥＮはタイミングジエ不レーク、ＤＥＣＩ、Ｉ）ＥＣ２
ばデコーダ、ＷＯ−ＲＥＧは奇数番書込みデータレジス
タ、ＷＥ−ＲＥＧは偶数番辺込ゐデータレジスタ、ＲＯ
−ＲＥ Ｇは奇数番読み出しデータレジスタ、ＲＥ−Ｒ
ＥＧは偶数番読み出しデータレジスタ、８，９はアン１
−ゲート、１１はオアゲ−１・である。
施例のｍ−込み態様を説明するためのタイミングチャー
ト、第３図は本発明実施例の読み出し態様を説明するた
めのタイミングチャートである。 図中、１は記憶装置（０−ＲＡ Ｍは奇数番記イａ部、
Ｅ −ＲＡ Ｍ ハ４％数番記１．ａ部）、ＴｉＭＧＩ
ＥＮはタイミングジエ不レーク、ＤＥＣＩ、Ｉ）ＥＣ２
ばデコーダ、ＷＯ−ＲＥＧは奇数番書込みデータレジス
タ、ＷＥ−ＲＥＧは偶数番辺込ゐデータレジスタ、ＲＯ
−ＲＥ Ｇは奇数番読み出しデータレジスタ、ＲＥ−Ｒ
ＥＧは偶数番読み出しデータレジスタ、８，９はアン１
−ゲート、１１はオアゲ−１・である。
Claims (1)
- 【特許請求の範囲】 （１〕 ニブルｔＪ’）＝ ｆｉｌでデータの書込み又
は読み出しが行なわれる記憶装置において、１書込みサ
イクルにおける上記記憶装置へのデータ入力態様が大き
なデータ幅のデータを受け取り且つそのデータをニブル
数少なくして上記記憶装置に書き込み得るように上記デ
ータを上記記憶装置に送り込むデータ人力手段と、ｌ読
み出しサイクルにおける上記記憶装置からのデータ出力
態様が少ないニブル数で大きなデータ幅のデータとなる
ように上記記１，０装置からのデータを送り出すデータ
出力手段と、１アクセスサイクル内でのニブル数を少な
くし且つ大きなデータ幅のデータの入出力を可能にする
ように上記データ入力手段からのデータの上記記憶装置
への書込み又は上記記憶装置から上記データ出力手段へ
のデータの抗み出しを生ぜしめるデータ書込み読み出し
制御手段とをイズｕえて構成したことを特徴とする記憶
装置。 （２）上記記憶装置は上記データ入力手段を介して順次
に与えられる４つのデータのうちの第１及び第３のデー
タを記憶する奇数番記憶部と、第２及び第４のデータを
記憶する偶数番記憶部とから成り、上記データ入力手段
は上記奇数＠記憶部へ接続され上記第１及び第３のデー
タを順次に貯える奇数番データ入力部と、上記偶数番記
憶部へ接続され上記第２及び第４のデータを順次に１（
ｊ！える偶数番データ人力８１５とから成り、上記デー
タ出力手段は上記奇数番記憶部へ接続され上記第１及び
第３のデータを順次に貯え出力する奇数番データ出力部
と、」二記第２の記憶部へ接続され」二記第２及び第４
のデータを貯え出力する偶数番データ出力部とから成り
、上記データ書込み読み出し制器１丁段は列アドレスを
セントする第１のタイミング信号がオンにある間行アド
レスをセットする第２のタイミング信号を３回オンオフ
させて１μ、込み又は読み出しを生じさせ、その書込ろ
において」二記第２のタイミング信号の第１及び第３回
１」のオンで対応する記憶部への書込みを生しさせ、又
読の出しにおいて上記第２のタイミング信号の第■及び
第３回目のオンで対応する記ｔ！ ｇ＋＋からの有効な
読み出しを生せしめるように構成したことを特徴とする
特許請求の範囲第１項記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18191883A JPS6074068A (ja) | 1983-09-30 | 1983-09-30 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18191883A JPS6074068A (ja) | 1983-09-30 | 1983-09-30 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074068A true JPS6074068A (ja) | 1985-04-26 |
Family
ID=16109182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18191883A Pending JPS6074068A (ja) | 1983-09-30 | 1983-09-30 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074068A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH032943A (ja) * | 1989-02-24 | 1991-01-09 | Data General Corp | 記憶システム |
| JPH0442425U (ja) * | 1990-08-10 | 1992-04-10 |
-
1983
- 1983-09-30 JP JP18191883A patent/JPS6074068A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH032943A (ja) * | 1989-02-24 | 1991-01-09 | Data General Corp | 記憶システム |
| JPH0442425U (ja) * | 1990-08-10 | 1992-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5813023A (en) | Method and apparatus for multiple latency synchronous dynamic random access memory | |
| JP3100622B2 (ja) | 同期型ダイナミックｒａｍ | |
| TW563132B (en) | Common DRAM controller supports double-data-rate and quad-data-rate memory | |
| JP3400824B2 (ja) | 半導体記憶装置 | |
| JP2817679B2 (ja) | 半導体メモリ | |
| KR100316813B1 (ko) | 상이한 타이밍 신호들을 조정하는 반도체 장치 | |
| JPS61237289A (ja) | パイプライン方式メモリ・システム | |
| JPH11176164A (ja) | 半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置 | |
| JP2000163969A (ja) | 半導体記憶装置 | |
| JP3717949B2 (ja) | 同期式半導体メモリ装置のデータ出力バッファ | |
| JP2003508872A (ja) | ダブルデータレートダイナミックランダムアクセスメモリ用出力回路、ダブルデータレートダイナミックランダムアクセスメモリ、ダブルデータレートダイナミックランダムアクセスメモリからのデータ取り出し方法、及びデータストローブ信号提供方法 | |
| JPH07201172A (ja) | 半導体記憶装置 | |
| KR100384775B1 (ko) | 쿼드 데이터 레이트 싱크로노스 에스램의 리드/라이트를위한 워드라인 및 비트라인 구동 방법 및 그 회로 | |
| JP3177094B2 (ja) | 半導体記憶装置 | |
| JP2000339966A (ja) | 半導体メモリ装置のデータ入力回路及びデータ入力方法 | |
| JP2006134554A (ja) | 半導体メモリ素子 | |
| US6564287B1 (en) | Semiconductor memory device having a fixed CAS latency and/or burst length | |
| JP2000030444A (ja) | ウェ―ブパイプライン構造の同期式メモリ装置 | |
| US5940328A (en) | Synchronous semiconductor device with memory chips in a module for controlling output of strobe signal for trigger in reading data | |
| JPH05274864A (ja) | 画像専用半導体記憶装置 | |
| US6147913A (en) | Data transmission circuitry of a synchronous semiconductor memory device | |
| KR20010045596A (ko) | 연속적인 읽기 동작을 지원하는 동기형 마스크 롬 장치 | |
| US6006290A (en) | System for performing high speed burst operation in memory device utilizing CAS clock to control and activate /WE and /OE control signals | |
| US5802587A (en) | Memory controller adapted for rapid block access operations | |
| JPH08212778A (ja) | 同期型半導体記憶装置およびそのデータ読出方法 |