JPS6076084A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6076084A JPS6076084A JP58182243A JP18224383A JPS6076084A JP S6076084 A JPS6076084 A JP S6076084A JP 58182243 A JP58182243 A JP 58182243A JP 18224383 A JP18224383 A JP 18224383A JP S6076084 A JPS6076084 A JP S6076084A
- Authority
- JP
- Japan
- Prior art keywords
- address
- address signal
- level
- supplied
- binary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ）発明の技術分野
本発明は、半導体集積回路装置、特にアドレス信号を複
数並列に供給する場合に、多値レベルを有するいわばア
ナログ信号によってアドレス信号を供給することにより
、供給線を少なくした半導体集積回路装置に関するもの
である。
数並列に供給する場合に、多値レベルを有するいわばア
ナログ信号によってアドレス信号を供給することにより
、供給線を少なくした半導体集積回路装置に関するもの
である。
（Ｂ）技術の背景と問題点
従来、デジタル・データを記憶するメモリのアドレスを
指定するには、最大アドレスを２進数で表しただけのア
ドレス線を必要としていた。また。
指定するには、最大アドレスを２進数で表しただけのア
ドレス線を必要としていた。また。
アドレス線の数を少なくしてパンケージを小さくするた
めに、ある種のメモリでは、２回に分けてアドレスを入
力するものもあった。
めに、ある種のメモリでは、２回に分けてアドレスを入
力するものもあった。
このように、アドレスを指定するのに時系列に２回に分
けて入力する方法もあるが１時系列にアドレスを分割し
て入力する回路にはおのずと限界がある。
けて入力する方法もあるが１時系列にアドレスを分割し
て入力する回路にはおのずと限界がある。
このため、大容量の記憶メモリなどにおいては。
どうしてもメモリを格納するパッケージの端子の数が多
くなってしまい、せっかく、■チップに大容量のメモリ
などを搭載することができても、アドレス線数の影響に
より、小型のパッケージに格納できないという問題があ
った。
くなってしまい、せっかく、■チップに大容量のメモリ
などを搭載することができても、アドレス線数の影響に
より、小型のパッケージに格納できないという問題があ
った。
（Ｃ）発明の目的と構成
本発明は、前記問題を解決するために、アドレス信号を
複数並列に供給する場合に、多値レベルのいわばアナロ
グのアドレス信号を供給し、供給を受けたメモリ等はＡ
／Ｄ変換器により元のデジタルのアドレス信号に復元す
ることにより、アドレス線の数を減少させることを目的
としている。
複数並列に供給する場合に、多値レベルのいわばアナロ
グのアドレス信号を供給し、供給を受けたメモリ等はＡ
／Ｄ変換器により元のデジタルのアドレス信号に復元す
ることにより、アドレス線の数を減少させることを目的
としている。
そのため９本発明の半導体集積回路装置は、アドレス線
から供給されたアドレス信号をメモリに供給するアクセ
ス回路を有する半導体集積回路装置において、多値レベ
ルのアドレス信号を受信する入力端子と、該入力端子か
ら供給された多値レベルのアドレス信号を２値レベルの
アドレス信号に変換しかつ該２値レベルのアドレス信号
を前記メモリに供給するＡ／Ｄ変換器とを有することを
特徴としている。
から供給されたアドレス信号をメモリに供給するアクセ
ス回路を有する半導体集積回路装置において、多値レベ
ルのアドレス信号を受信する入力端子と、該入力端子か
ら供給された多値レベルのアドレス信号を２値レベルの
アドレス信号に変換しかつ該２値レベルのアドレス信号
を前記メモリに供給するＡ／Ｄ変換器とを有することを
特徴としている。
（Ｄ）発明の実施例
以下図面を参照しつつ本発明の詳細な説明する。
第１図は従来の半導体集積回路装置、第２図は本発明の
１実施例を示す。
１実施例を示す。
図中、１はメモリ・セル、２はアドレス・バッファ、３
は入出カバソファ、４はバッファ、５はＡ／Ｄ変換器を
表す。
は入出カバソファ、４はバッファ、５はＡ／Ｄ変換器を
表す。
第１図において、メモリ・セル１は、２進数であるアド
レス入力ＡｏないしＡｎによってアドレスを指定して、
該アドレス信号をアドレス・バソだり、あるいは指定し
たアドレスからのデータを読み出すことができる。この
場合、制御入力例えばリード信号、ライト信号などをバ
ッファ４に入力することにより、前記メモリ・セル１に
データを記憶させるか、データを読み出するがなどの制
御が行われる。
レス入力ＡｏないしＡｎによってアドレスを指定して、
該アドレス信号をアドレス・バソだり、あるいは指定し
たアドレスからのデータを読み出すことができる。この
場合、制御入力例えばリード信号、ライト信号などをバ
ッファ４に入力することにより、前記メモリ・セル１に
データを記憶させるか、データを読み出するがなどの制
御が行われる。
このように、従来の半導体集積回路装置ではメモリ・セ
ル１の最大アドレスを２進数で表わしただりのアドレス
線を必要としていた。また、前述したように、ある種の
メモリでは前記アドレスＡＯないしＡｎを２回に分割し
て時系列に入力していた。このようにしても、アドレス
線の数は半分にしかならず、おのずとアドレス線の数を
減少させるには限界がある。
ル１の最大アドレスを２進数で表わしただりのアドレス
線を必要としていた。また、前述したように、ある種の
メモリでは前記アドレスＡＯないしＡｎを２回に分割し
て時系列に入力していた。このようにしても、アドレス
線の数は半分にしかならず、おのずとアドレス線の数を
減少させるには限界がある。
そごで１本発明の方式では、多値レベルのアドレス信号
を供給し、供給を受けたメモリ等はＡ／Ｄ変換器により
５元の２進数のアドレス入力ＡＯないしＡｎに復元する
ことにより、アドレス供給線の数を大幅に減少させてい
る。以下第２図にもとずいて本発明の詳細な説明する。
を供給し、供給を受けたメモリ等はＡ／Ｄ変換器により
５元の２進数のアドレス入力ＡＯないしＡｎに復元する
ことにより、アドレス供給線の数を大幅に減少させてい
る。以下第２図にもとずいて本発明の詳細な説明する。
第２図において２図中メモリ・セル１１人出力バッファ
３およびバッファ４は第１図のものと同じである。
３およびバッファ４は第１図のものと同じである。
図中、アドレス人力ＢＯおよびＢｉは夫々多値レベルの
アドレス信号９例えば２５６値レベルの信号を示す。こ
のように多値レベルのアドレス信号ＢｏおよびＢｉは夫
々Ａ／Ｄ変換器５に入力され、２進数に変換されて、メ
モリ・セル１に供給される。そしてアドレス入力信号Ｂ
ＯおよびＢｉによって第１図にもとづいて説明したと同
様にして指定されたアドレスに、データを書き込んだり
。
アドレス信号９例えば２５６値レベルの信号を示す。こ
のように多値レベルのアドレス信号ＢｏおよびＢｉは夫
々Ａ／Ｄ変換器５に入力され、２進数に変換されて、メ
モリ・セル１に供給される。そしてアドレス入力信号Ｂ
ＯおよびＢｉによって第１図にもとづいて説明したと同
様にして指定されたアドレスに、データを書き込んだり
。
あるいは読み出したりすることができる。
このように２本実施例において９例えば２５６値レベル
のアドレス人力ＢＯおよびＢｉの２本の信号線を用いた
場合には、メモリ・セル１に入力される２進数のアドレ
ス信号線の数はＡ ／、 Ｄ変換部５により夫々８本１
両者を合計すれば１６本に変換される。従って、第１図
に示ず従来例では。
のアドレス人力ＢＯおよびＢｉの２本の信号線を用いた
場合には、メモリ・セル１に入力される２進数のアドレ
ス信号線の数はＡ ／、 Ｄ変換部５により夫々８本１
両者を合計すれば１６本に変換される。従って、第１図
に示ず従来例では。
アドレス信号線が１６本必要としたのにもかかわらず、
第２図の本発明では２本あればよいことになる。
第２図の本発明では２本あればよいことになる。
尚、２値レベルのデジタル信号であるアドレス信号を本
発明に係る多値レベルのいわばアドレス信号に変換する
には、所定ビットのＤ／Ａ変換器を用いればよい。
発明に係る多値レベルのいわばアドレス信号に変換する
には、所定ビットのＤ／Ａ変換器を用いればよい。
（Ｅ）発明の詳細
な説明した如く１本発明によれば、アドレス信号を複数
並列に供給する場合に、多値レベルのいわばアナログの
アドレス信号を供給し、供給先でＡ／Ｄ変換を行なって
１元の２進数のアドレス信号に復元するため、アドレス
線の数が極めて少なくなりかつ大容量のメモリなどを従
来方式に比し、小さなパッケージにに格納させることが
可能となる。
並列に供給する場合に、多値レベルのいわばアナログの
アドレス信号を供給し、供給先でＡ／Ｄ変換を行なって
１元の２進数のアドレス信号に復元するため、アドレス
線の数が極めて少なくなりかつ大容量のメモリなどを従
来方式に比し、小さなパッケージにに格納させることが
可能となる。
第１図は従来の半導体集積回路装置、第２図は本発明の
１実施例を示す。 図中、１はメモリ・セル、２はアドレス・バッファ、３
は入出カバソファ、４はバッファ、５はＡ／Ｄ変換部を
表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名）
１実施例を示す。 図中、１はメモリ・セル、２はアドレス・バッファ、３
は入出カバソファ、４はバッファ、５はＡ／Ｄ変換部を
表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名）
Claims (1)
- アドレス線から供給されたアドレス信号をメモリに供給
するアクセス回路を有する半導体集積回路装置において
、多値レベルのアドレス信号を受信する入力端子と、該
入力端子から供給された多値レベルのアドレス信号を２
値レベルのアドレス信号に変換しかつ該２値レベルのア
ドレス信号を前記メモリに供給するＡ／Ｄ変換部とを有
することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182243A JPS6076084A (ja) | 1983-09-30 | 1983-09-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182243A JPS6076084A (ja) | 1983-09-30 | 1983-09-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6076084A true JPS6076084A (ja) | 1985-04-30 |
Family
ID=16114843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182243A Pending JPS6076084A (ja) | 1983-09-30 | 1983-09-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076084A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244486A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5637732A (en) * | 1979-09-04 | 1981-04-11 | Nippon Telegr & Teleph Corp <Ntt> | Lsi parameter setting system |
-
1983
- 1983-09-30 JP JP58182243A patent/JPS6076084A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5637732A (en) * | 1979-09-04 | 1981-04-11 | Nippon Telegr & Teleph Corp <Ntt> | Lsi parameter setting system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244486A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | 半導体装置 |
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