JPS6076091A - ジヨセフソン素子を用いたデコ−ダ回路 - Google Patents
ジヨセフソン素子を用いたデコ−ダ回路Info
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- JPS6076091A JPS6076091A JP18199583A JP18199583A JPS6076091A JP S6076091 A JPS6076091 A JP S6076091A JP 18199583 A JP18199583 A JP 18199583A JP 18199583 A JP18199583 A JP 18199583A JP S6076091 A JPS6076091 A JP S6076091A
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- josephson
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/44—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using super-conductive elements, e.g. cryotron
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- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はジョセフソン集積回路に係り、特にメモリ回路
で用いれるデコーダ回路に関する。
で用いれるデコーダ回路に関する。
（２）技術の背景
コンピュータを高速、小型化するための将来性のある素
子として、ジョセフソン素子が注目されている。ジョセ
フソン素子のスイッチング速度は現在の超高速コンピュ
ータに用いられているトランジスタに比べて１桁以上短
く、また消費電力は約１０００分の１であり、さらに、
ジョセフソン素子とともに用いられる超伝導伝送線路は
１０１１■２付近までほとんど無損失であるという非常
に優れた性能を有しており、ジョセフソン素子を用いた
コンピュータの開発が有望視されている。
子として、ジョセフソン素子が注目されている。ジョセ
フソン素子のスイッチング速度は現在の超高速コンピュ
ータに用いられているトランジスタに比べて１桁以上短
く、また消費電力は約１０００分の１であり、さらに、
ジョセフソン素子とともに用いられる超伝導伝送線路は
１０１１■２付近までほとんど無損失であるという非常
に優れた性能を有しており、ジョセフソン素子を用いた
コンピュータの開発が有望視されている。
ジョセフソン素子は極低温における超電導現象を利用し
た素子であり、２つの超伝導金属が薄い（１〜３ｎｍ厚
）絶縁膜をはさんだジョセフソン接合によって構成され
ている。第１図（ａｌはジョセフソン素子を表わすシン
ボルであり、超電導金属１及び２が３の部分でジョセフ
ソン接合されていることを表わす。第１図（ｂｌはジョ
セフソン素子の電流−電圧特性を表わした図である。極
低温（液体ヘリウム温度）においてジョセフソン接合を
流れる電流が小さいと、電子は超電導電子対（クーパ一
対という）として接合をトンネル効果によってトンネル
し接合部分には電圧降下を生じない（同図４）。電流が
ある臨界値■。を越えるとクーパ一対による電流以外に
、クーパ一対が壊れて別々になった電子によるトンネル
電流も流れる。こちらの電流はトンネルする際に有限な
電圧降下を必要とするので、接合部分にはギヤツブ電圧
と呼ばれる電圧Ｖｇ （数ｍＶ）が発生する。−変電圧
が発生するとその後は電流を減らしてもほぼＶｇの値の
電圧が発生した状態が保たれる（同図５）。電流値があ
る値１ ｍａｉｎを下まわると電圧は零にもどる。この
値１ ｍｉｎはジョセフソン接合に並列に接続さた抵抗
値によって決り、抵抗がない場合は■ｓｉｎの値は零に
近い値となる。次に第２図（ａｌはジョセフソン素子に
スイッチング動作をもたせたもののシンボルである。こ
れはジョセフソン接合６の近傍に超伝導線７を配置した
ものである。今超電導線８〜９間に第１図（ｂｌの臨界
電流１ｃ以下の電流を流した状態で、超電導線７に電流
を流すとこの電流によって発生した磁界の影響によって
、臨界電圧値ＩＣが下がり電圧状態（第１図（ｂｌ ５
’）にスイッチする。零電圧状態（第１図１ｂｌ ４
）にもどすためには、超電導線８〜９間に流れる電流
値をＩ ｌｌ１ｉｎ以下にすればよい。この素子を論理
素子として用いる場合には、接合６ （第２図（ａ））
に電圧が発生している状態（電圧状態）と発生していな
い状態（零電圧状態）を２進数の１”と“０”に対応さ
せることによって実現できる。第２図１ａ）はインライ
ンゲートと呼ばれるが、第２図（ｂ）は磁界結合型ゲー
トと呼ばれる素子のシンボルで動作は同図（ａｌのイン
ラインゲートとほぼ同じ（対応関係は６−１０．８．９
−１１．１２．７−１３）であるが、インラインゲート
に比べて設計の融通性があり、スイッチング速度が速く
、動作マージンが大きいなどの特徴を持つ。
た素子であり、２つの超伝導金属が薄い（１〜３ｎｍ厚
）絶縁膜をはさんだジョセフソン接合によって構成され
ている。第１図（ａｌはジョセフソン素子を表わすシン
ボルであり、超電導金属１及び２が３の部分でジョセフ
ソン接合されていることを表わす。第１図（ｂｌはジョ
セフソン素子の電流−電圧特性を表わした図である。極
低温（液体ヘリウム温度）においてジョセフソン接合を
流れる電流が小さいと、電子は超電導電子対（クーパ一
対という）として接合をトンネル効果によってトンネル
し接合部分には電圧降下を生じない（同図４）。電流が
ある臨界値■。を越えるとクーパ一対による電流以外に
、クーパ一対が壊れて別々になった電子によるトンネル
電流も流れる。こちらの電流はトンネルする際に有限な
電圧降下を必要とするので、接合部分にはギヤツブ電圧
と呼ばれる電圧Ｖｇ （数ｍＶ）が発生する。−変電圧
が発生するとその後は電流を減らしてもほぼＶｇの値の
電圧が発生した状態が保たれる（同図５）。電流値があ
る値１ ｍａｉｎを下まわると電圧は零にもどる。この
値１ ｍｉｎはジョセフソン接合に並列に接続さた抵抗
値によって決り、抵抗がない場合は■ｓｉｎの値は零に
近い値となる。次に第２図（ａｌはジョセフソン素子に
スイッチング動作をもたせたもののシンボルである。こ
れはジョセフソン接合６の近傍に超伝導線７を配置した
ものである。今超電導線８〜９間に第１図（ｂｌの臨界
電流１ｃ以下の電流を流した状態で、超電導線７に電流
を流すとこの電流によって発生した磁界の影響によって
、臨界電圧値ＩＣが下がり電圧状態（第１図（ｂｌ ５
’）にスイッチする。零電圧状態（第１図１ｂｌ ４
）にもどすためには、超電導線８〜９間に流れる電流
値をＩ ｌｌ１ｉｎ以下にすればよい。この素子を論理
素子として用いる場合には、接合６ （第２図（ａ））
に電圧が発生している状態（電圧状態）と発生していな
い状態（零電圧状態）を２進数の１”と“０”に対応さ
せることによって実現できる。第２図１ａ）はインライ
ンゲートと呼ばれるが、第２図（ｂ）は磁界結合型ゲー
トと呼ばれる素子のシンボルで動作は同図（ａｌのイン
ラインゲートとほぼ同じ（対応関係は６−１０．８．９
−１１．１２．７−１３）であるが、インラインゲート
に比べて設計の融通性があり、スイッチング速度が速く
、動作マージンが大きいなどの特徴を持つ。
以上ジョセフソン素子について簡単に説明をしたが、詳
しくは電子通信学会誌１９８１年５月号〜９月号の５０
７頁〜９６５頁などに述べられている。
しくは電子通信学会誌１９８１年５月号〜９月号の５０
７頁〜９６５頁などに述べられている。
（３）従来技術と問題点
このようなジョセフソン素子を用いてコンピュータの各
素子を構成することが可能である。この中で特にメモリ
は超伝導線で作られたループに永久電流という形で情報
を蓄えることを特徴とし、このループを格子状に構成す
ることによって大容量メモリを実現できる。この場合の
永久電流の出し入れはジョセフソン素子によって行なう
が、永久電流を用いているためほとんど電力を消費しな
いという大きな特徴を持つ。このようなメモリ回路を構
成するためにはアドレス指定のためのデコーダ回路が必
要である。
素子を構成することが可能である。この中で特にメモリ
は超伝導線で作られたループに永久電流という形で情報
を蓄えることを特徴とし、このループを格子状に構成す
ることによって大容量メモリを実現できる。この場合の
永久電流の出し入れはジョセフソン素子によって行なう
が、永久電流を用いているためほとんど電力を消費しな
いという大きな特徴を持つ。このようなメモリ回路を構
成するためにはアドレス指定のためのデコーダ回路が必
要である。
第３図は従来提案されたデコーダ回路のうち、ツリーデ
コーダと呼ばれるものである。同図の場合２ビット信号
（ＡＩ、Ａ２）でデコーダループ７１１〜β４を選択す
る例であり、１組の（ＡＩ。
コーダと呼ばれるものである。同図の場合２ビット信号
（ＡＩ、Ａ２）でデコーダループ７１１〜β４を選択す
る例であり、１組の（ＡＩ。
Ａ２）が定まると１ｔＩ−１＜の１つの枝にだけ電流が
流れるようになっている。Ｊｓ、Ｊｌｌ及びＪ１〜Ｊ６
はインライン形ジョセフソンゲートである。いま端子１
４と１５の間にバイアス電流Ｉ ＰＩＡＦを流した状態
でＪｓにセット電流Ｉｓを流す。Ｊｓは電圧状態ヘスイ
ソチし、電流はほとんどＪＬを含むループへ流れる。そ
れによってＪｓにはほとんど電流が流れなくなりその値
がＩ ｎｉｎに等しくなったとるでＪｓはすぐに零電圧
状態ヘリセントされる。（以上第１図（ｂ）参照）。そ
の結果Ｊｓには電流は■ｌｌ１ｉｎだけしか流れず、大
部分はＪＲを含むループを通って流れる。ここでデコー
ドアドレス信号が例えばＡＩ＝１．Ａ２＝Ｏ。
流れるようになっている。Ｊｓ、Ｊｌｌ及びＪ１〜Ｊ６
はインライン形ジョセフソンゲートである。いま端子１
４と１５の間にバイアス電流Ｉ ＰＩＡＦを流した状態
でＪｓにセット電流Ｉｓを流す。Ｊｓは電圧状態ヘスイ
ソチし、電流はほとんどＪＬを含むループへ流れる。そ
れによってＪｓにはほとんど電流が流れなくなりその値
がＩ ｎｉｎに等しくなったとるでＪｓはすぐに零電圧
状態ヘリセントされる。（以上第１図（ｂ）参照）。そ
の結果Ｊｓには電流は■ｌｌ１ｉｎだけしか流れず、大
部分はＪＲを含むループを通って流れる。ここでデコー
ドアドレス信号が例えばＡＩ＝１．Ａ２＝Ｏ。
（Ａ＋＝０．Ａ２＝１）と与えられると、Ｊ＋。
Ｊ４．Ｊ６がスイッチするための電流はほとんどＪｇ、
Ｊ２．Ｊ５によって、デコーダループ１３が選択される
。このようにＡＩ、Ａ２．ＡＩ。
Ｊ２．Ｊ５によって、デコーダループ１３が選択される
。このようにＡＩ、Ａ２．ＡＩ。
λ２に接続されているゲートのうち“１”が与えられた
ゲートのみスイッチすることによって、デコーダループ
１１〜１４の１つが選択されるようになっている。しか
しこのようなデコーダの場合各ゲートの接合容量とデコ
ーダループ１１〜ｌｌｉのインダクタンスとの共振が生
じやすく応答速度が遅くなり、これを防ぐためにダンピ
ング抵抗ｒを図のように挿入すると、分枝点で選ばれて
いないループにも大きな電流が流れてしまい（第１図（
ｂｌのＩ ｇｉｎが大きくなってしまう）、電流の選択
比が小さくなってしまうという問題があった。
ゲートのみスイッチすることによって、デコーダループ
１１〜１４の１つが選択されるようになっている。しか
しこのようなデコーダの場合各ゲートの接合容量とデコ
ーダループ１１〜ｌｌｉのインダクタンスとの共振が生
じやすく応答速度が遅くなり、これを防ぐためにダンピ
ング抵抗ｒを図のように挿入すると、分枝点で選ばれて
いないループにも大きな電流が流れてしまい（第１図（
ｂｌのＩ ｇｉｎが大きくなってしまう）、電流の選択
比が小さくなってしまうという問題があった。
第４図は上記ツリーデコーダの欠点を改良したループデ
コーダの回路構成図である。Ｇｓ＋〜Ｇｓ４．Ｇｌｌ、
１〜Ｇ０６及びＧ ＋〜Ｇｐａは磁界結合型ゲートであ
る。今端子１Ｇと１７の間にバイアス電流ＩＩＩへつを
流した状態でアドレス信号を例えばＡＩ＝１．Ａ２＝Ｏ
とする。これによりセットゲートＧｓ＋とＧｓａがスイ
ッチし、電流はデコーダ回路）ＣＤＩＩＧ（１３を通る
ループ及びＣＤ６を通るループを流れる。これによりま
ず特定のアドレスループが選択される。このアドレスル
ープは、例えばＧ □ ＋ ｒ ０５３を含むループの
場合、Ｇｓ＋を含むループかＧ。ｌ００３を含むループ
かのどちらか片方に電流が流れる電流フリップフロップ
となっている。その後デコーディング開始パルスＩＦ
によりＧ。６がスイッチし。
コーダの回路構成図である。Ｇｓ＋〜Ｇｓ４．Ｇｌｌ、
１〜Ｇ０６及びＧ ＋〜Ｇｐａは磁界結合型ゲートであ
る。今端子１Ｇと１７の間にバイアス電流ＩＩＩへつを
流した状態でアドレス信号を例えばＡＩ＝１．Ａ２＝Ｏ
とする。これによりセットゲートＧｓ＋とＧｓａがスイ
ッチし、電流はデコーダ回路）ＣＤＩＩＧ（１３を通る
ループ及びＣＤ６を通るループを流れる。これによりま
ず特定のアドレスループが選択される。このアドレスル
ープは、例えばＧ □ ＋ ｒ ０５３を含むループの
場合、Ｇｓ＋を含むループかＧ。ｌ００３を含むループ
かのどちらか片方に電流が流れる電流フリップフロップ
となっている。その後デコーディング開始パルスＩＦ
によりＧ。６がスイッチし。
ＧＤ３．ＣＤ４を含むデコーディングループに電流が流
れ、電流の流れているゲートＧ。３のみがスイッチし、
デコーダループβ３に電流が流れる。
れ、電流の流れているゲートＧ。３のみがスイッチし、
デコーダループβ３に電流が流れる。
デコーディング終了後はリセット電流Ｉｔ を流すこと
によってＧｐ＋〜Ｇ１１４がスイッチし、それによって
初期状態にもどる。以上のようにすることによってアド
レスループは１段ですむため応答速度は速くなるが、リ
セットのための信号が必要であり、デコーダの段数が増
すと回路が複雑になり、さらに抵抗を多く用いているた
め消費電力が大きいという問題点があった。
によってＧｐ＋〜Ｇ１１４がスイッチし、それによって
初期状態にもどる。以上のようにすることによってアド
レスループは１段ですむため応答速度は速くなるが、リ
セットのための信号が必要であり、デコーダの段数が増
すと回路が複雑になり、さらに抵抗を多く用いているた
め消費電力が大きいという問題点があった。
（４）発明の目的
本発明の目的は上記問題を解決するために電流フリップ
フロップの２つの分枝では真と補が得れることを利用し
、アドレス信号の多入力ＮＯＲを取ることによるデコー
ド回路を提供するにある。
フロップの２つの分枝では真と補が得れることを利用し
、アドレス信号の多入力ＮＯＲを取ることによるデコー
ド回路を提供するにある。
（５）発明の構成
そしてこの目的は本発明によればデコードされるべき入
力信号のビット数に対応した第１の入力信号線を有する
少くとも１つの第１のジタセフソン崇子によって構成さ
れる回路を、デコーダの出力に対応した数だけ設けてな
るジョセフソン素子を用いたデコーダ回路を提供するこ
とによっ正達成される。
力信号のビット数に対応した第１の入力信号線を有する
少くとも１つの第１のジタセフソン崇子によって構成さ
れる回路を、デコーダの出力に対応した数だけ設けてな
るジョセフソン素子を用いたデコーダ回路を提供するこ
とによっ正達成される。
（６）発明の実施例
以下本発明の実施例について説明する。
本発明は電流フリップフロップにおいて入力が加わった
側の分枝では入力信号の補が得られることを利用し、片
方の分枝に多入力のＯＲゲートを１つまたは複数個を直
列に接続することによって、負論理のＡＮＤを実現しデ
コーダ動作を行ない、さらに後段ゲートのラッチング動
作にも対応できるような出力回路を付加したものである
。
側の分枝では入力信号の補が得られることを利用し、片
方の分枝に多入力のＯＲゲートを１つまたは複数個を直
列に接続することによって、負論理のＡＮＤを実現しデ
コーダ動作を行ない、さらに後段ゲートのラッチング動
作にも対応できるような出力回路を付加したものである
。
本発明の実施例を第５図に示す。これは２ｔ。
４のデコーダ回路でありアドレス入力Ａ、Ｂによって４
つの出力のうち１つを選択するものである。
つの出力のうち１つを選択するものである。
磁界結合型のジロセフソン素子Ｑｓ、； に＝１゜２．
３．４）には同様の素子ＱＡいＱ、、、Ｑ、二が直列接
続された回路が並列に接続され、これらは電流フリップ
フロップを構成している。この閉回路に含まれるインダ
クタンスしλは通常回路を構成する配線によるインダク
タンスである。素子Ｑ、λにはジロセフソン素子ＪＳ２
と微小抵抗Ｒｓ−さらに配線によるインクリタンスし
Ｓ二 からなる回路が並列に接続されている。Ｑｏ二の
入力信号線には共通のセント信号電流１ ｓｅｔを加え
、Ｑｏ二 には共通のスタート信号電流１５ｔａｒｔを
加える。またＱＡｌ、ＱＡＬにはアドレス信号電流■Ａ
をＱ Ａ３．ＱＡｔにはｌスをＪ＋、Ｑｇ３にはｉ、を
Ｑ ａ ２１ Ｑ ６４には■ｉを加える。またＱ□は
次段の素子である。
３．４）には同様の素子ＱＡいＱ、、、Ｑ、二が直列接
続された回路が並列に接続され、これらは電流フリップ
フロップを構成している。この閉回路に含まれるインダ
クタンスしλは通常回路を構成する配線によるインダク
タンスである。素子Ｑ、λにはジロセフソン素子ＪＳ２
と微小抵抗Ｒｓ−さらに配線によるインクリタンスし
Ｓ二 からなる回路が並列に接続されている。Ｑｏ二の
入力信号線には共通のセント信号電流１ ｓｅｔを加え
、Ｑｏ二 には共通のスタート信号電流１５ｔａｒｔを
加える。またＱＡｌ、ＱＡＬにはアドレス信号電流■Ａ
をＱ Ａ３．ＱＡｔにはｌスをＪ＋、Ｑｇ３にはｉ、を
Ｑ ａ ２１ Ｑ ６４には■ｉを加える。またＱ□は
次段の素子である。
次に本回路の動作を説明する。まず直流バイアス電流’
＠＋Ａｌが加わっており４つの回路ですべて左側の分
枝ＬＯＯＰＩに’ ＢＩＡ３ が流れているとする。
＠＋Ａｌが加わっており４つの回路ですべて左側の分
枝ＬＯＯＰＩに’ ＢＩＡ３ が流れているとする。
この状態でセット信号電流Ｉ ｓｅｔが加わるとＱｓ１
〜４がスイッチし、ＬＯＯＰＩを流れていた電流が分枝
ＬＯＯＰ２に切り換わる。（電流がＬ２．Ｑｏ：、を流
れる）次にセット信号電流を零にした後、アドレス信号
を加えるが例としてＡ＝１．Ｂ−０の場合を考える。こ
の時■４ とＩ、に電流が流れるのでＱＡＩ 、 ＱＡ
２１ Ｑｇ ２ ＋ Ｑｇ ａがそれぞれスイッチし＋
Ｌｌ、Ｌ２１ Ｌａに流れていた電流はＬＯＯＰＩに
戻る。Ｌａ、Ｑｏ３に流れていた電流はＱ ４ ａ ＋
Ｑ ＠ ｓがスイッチしないのでそのままである。こ
の状態でスタート信号電流１５ｔａｒｔが加わるとＱｏ
３がスイッチし、Ｊ Ｓ ３ 、Ｒ３３，ＬＳ ３に＾
・Ｂに対応する電流が流れ、次段への出力となる。この
時ＪＳ３もスイッチするためこの電流はワンショットパ
ルスとなりその後金までＱ［＋３に流れていた電流はＬ
ＯＯＰＩへ戻され初期状態に戻る（ワンショットパルス
の発生回路の原理はＩＥＥＥＪＯＵＲＮＡＬＯＰ ５Ｏ
ＬＩＤ−５ＴＡＴＥ ＣＩＲＣＩＪＩＴＳ、ＶＯＬ、５
Ｃ−１４゜ＮＯ，４，ＡＵＧＵＳＴ １９７９に述べら
れており既知のものである。）アドレス信号が異なる場
合にも対応し・たワンショットパルス出力が得られ１．
デコーダ動作が行なわれる。
〜４がスイッチし、ＬＯＯＰＩを流れていた電流が分枝
ＬＯＯＰ２に切り換わる。（電流がＬ２．Ｑｏ：、を流
れる）次にセット信号電流を零にした後、アドレス信号
を加えるが例としてＡ＝１．Ｂ−０の場合を考える。こ
の時■４ とＩ、に電流が流れるのでＱＡＩ 、 ＱＡ
２１ Ｑｇ ２ ＋ Ｑｇ ａがそれぞれスイッチし＋
Ｌｌ、Ｌ２１ Ｌａに流れていた電流はＬＯＯＰＩに
戻る。Ｌａ、Ｑｏ３に流れていた電流はＱ ４ ａ ＋
Ｑ ＠ ｓがスイッチしないのでそのままである。こ
の状態でスタート信号電流１５ｔａｒｔが加わるとＱｏ
３がスイッチし、Ｊ Ｓ ３ 、Ｒ３３，ＬＳ ３に＾
・Ｂに対応する電流が流れ、次段への出力となる。この
時ＪＳ３もスイッチするためこの電流はワンショットパ
ルスとなりその後金までＱ［＋３に流れていた電流はＬ
ＯＯＰＩへ戻され初期状態に戻る（ワンショットパルス
の発生回路の原理はＩＥＥＥＪＯＵＲＮＡＬＯＰ ５Ｏ
ＬＩＤ−５ＴＡＴＥ ＣＩＲＣＩＪＩＴＳ、ＶＯＬ、５
Ｃ−１４゜ＮＯ，４，ＡＵＧＵＳＴ １９７９に述べら
れており既知のものである。）アドレス信号が異なる場
合にも対応し・たワンショットパルス出力が得られ１．
デコーダ動作が行なわれる。
本回路によれば従来のデコーダ回路のように多段に接続
することがないので、４ｔｏ１６，６ｔｏ６４デコーダ
のようにより大きなデコーダ回路を構成しても動作速度
は変わらない。動作速度は主にＬＯＯＰＩ、ＬＯＯＰ２
からなる電流フリップフロップ電流転送速度で決る。
することがないので、４ｔｏ１６，６ｔｏ６４デコーダ
のようにより大きなデコーダ回路を構成しても動作速度
は変わらない。動作速度は主にＬＯＯＰＩ、ＬＯＯＰ２
からなる電流フリップフロップ電流転送速度で決る。
電流転送速度はＬＩａ ／ Ｖ ｇ （ｙ ｇは素子の
ギャップ電圧１１）ｂ合金で２．５ ｍｖ〜２．７＋ｗ
ｖ）で与えられるので今Ｌ−＝３００ＰＲ、Ｖｇ ＝、
２．７ｍｖ ＋１ｇ ＝ｌＩＩＩＡとするとＬＩａ ／
Ｏｇ ” １１０ｐｓとなる。またｌ５ｔａｒｔが加
わってからワンショットパルスが出力されるまでの時間
は２０〜３０ｐｓと考えられるのでアドレス信号が加わ
ってからデコード出力が出るまでの時間はスタート信号
の与え方にもよるが１５０ｐｓ程度になると考えられる
。
ギャップ電圧１１）ｂ合金で２．５ ｍｖ〜２．７＋ｗ
ｖ）で与えられるので今Ｌ−＝３００ＰＲ、Ｖｇ ＝、
２．７ｍｖ ＋１ｇ ＝ｌＩＩＩＡとするとＬＩａ ／
Ｏｇ ” １１０ｐｓとなる。またｌ５ｔａｒｔが加
わってからワンショットパルスが出力されるまでの時間
は２０〜３０ｐｓと考えられるのでアドレス信号が加わ
ってからデコード出力が出るまでの時間はスタート信号
の与え方にもよるが１５０ｐｓ程度になると考えられる
。
第６図は本発明の他の実施例であり、４ ｔｏ１６デコ
ーダの概略図である。第５図の２ｔ０４デコーダと異な
るのはＱ、、、Ｑ、、に２本の入力信号線を持つ素子を
使用し、２つの信号のＯＲを取っていることである。こ
の方法によれば１出力を得るために必要な素子数は第５
図の場合と変わらない。
ーダの概略図である。第５図の２ｔ０４デコーダと異な
るのはＱ、、、Ｑ、、に２本の入力信号線を持つ素子を
使用し、２つの信号のＯＲを取っていることである。こ
の方法によれば１出力を得るために必要な素子数は第５
図の場合と変わらない。
また４人力にすれば０石 ＊ ｑ、、はまとまって１つ
のゲートですむ。第５図の場合は２人力でＱＡよ とＱ
６４ をまとめることかできる。
のゲートですむ。第５図の場合は２人力でＱＡよ とＱ
６４ をまとめることかできる。
以上のように構成することによって″回路がより簡単に
なり、又、集積度も向上できる。さらに多数の入力信号
線を持つ素子を使用することも可能である。また以上第
５図、第６図の実施例において出力にラッチング動作を
特に必要としなければＱｏ ＋、Ｊｓ ＋＋、Ｒｓ＝
及びＬｓＡからなるワンショットパルスの発生回路は省
略することもできる。
なり、又、集積度も向上できる。さらに多数の入力信号
線を持つ素子を使用することも可能である。また以上第
５図、第６図の実施例において出力にラッチング動作を
特に必要としなければＱｏ ＋、Ｊｓ ＋＋、Ｒｓ＝
及びＬｓＡからなるワンショットパルスの発生回路は省
略することもできる。
（７）発明の効果
本発明によれば単純で動作速度が速く回路規模であまり
変化しないデコーダ回路が得られるので大容量メモリ回
路においてもデコーディングに必要な時間が少なくてす
む。
変化しないデコーダ回路が得られるので大容量メモリ回
路においてもデコーディングに必要な時間が少なくてす
む。
第１図（ａｌはジョセフソン素子のシンボルを表わす図
、第１図（ｂ）はジョセフソン素子の一般的な特性を表
わす図、第２図（ａｌ及び（ｂ）はスイッチ動作を有す
るインライン型及び磁界結合型ジョセフソンゲートのシ
ンボルを表わす図、第３図は従来のデコーダ回路の他の
１つであるツリーデコーダの回路図、第４図は従来のデ
コーダ回路の他の１つであるループデコーダの回路図、
第５図は本発明を用いたデコーダ回路の一実施例の構成
図、第６図は本発明を用いたデコーダ回路の他の実施例
を示す回路図である。 Ｑｓ２ 、 ＱＡＡ、 Ｑｌｌａ ｌ ＱＯ； 、 Ｑ
、； に ＝１．２，３．４・・・） ・・・磁界結合
型ジョセフソンゲート Ｊｓ二 （＝１．２．３．４・
・・）・・・ジョセフソン素子 Ｌ−、ＬＳ２ へ＝１
． ２． ３． ４・・・）・・・インダクタンス Ｒ
ｓ；に＝１，２．３．４・・・） ・・・抵抗 第１図
、第１図（ｂ）はジョセフソン素子の一般的な特性を表
わす図、第２図（ａｌ及び（ｂ）はスイッチ動作を有す
るインライン型及び磁界結合型ジョセフソンゲートのシ
ンボルを表わす図、第３図は従来のデコーダ回路の他の
１つであるツリーデコーダの回路図、第４図は従来のデ
コーダ回路の他の１つであるループデコーダの回路図、
第５図は本発明を用いたデコーダ回路の一実施例の構成
図、第６図は本発明を用いたデコーダ回路の他の実施例
を示す回路図である。 Ｑｓ２ 、 ＱＡＡ、 Ｑｌｌａ ｌ ＱＯ； 、 Ｑ
、； に ＝１．２，３．４・・・） ・・・磁界結合
型ジョセフソンゲート Ｊｓ二 （＝１．２．３．４・
・・）・・・ジョセフソン素子 Ｌ−、ＬＳ２ へ＝１
． ２． ３． ４・・・）・・・インダクタンス Ｒ
ｓ；に＝１，２．３．４・・・） ・・・抵抗 第１図
Claims (4)
- （１）デコードされるべき入力信号のビット数に対応し
た第１の入力信号線を有する少くとも１つの第１のジョ
セフソン素子によって構成される回路を、デコーダの出
力に対応した数だけ設けてなるジョセフソン素子を用い
たデコーダ回路。 - （２）前記デコーダ出力に対応した第１のジョセフソン
素子を含む各回路に第２の入力信号線を有する第２のジ
ョセフソン素子が並列に接続され、前記第１のジョセフ
ソン素子を含む各回路に流れる電流を前記第２の入力信
号線によって制御することを特徴とする特許請求の範囲
第１項記載のジョセフソン素子を用いたデコーダ回路。 - （３）前記デコーダ出力に対応した第１のジョセフソン
素子を含む各回路に直列に第１のインダクタンスと第３
の入力信号線を有する第３のジョセフソン素子が接続さ
れ、さらに第３のジョセフソン素子には第４のジョセフ
ソン素子と微小抵抗と微小インダクタンスからなる直列
回路が並列に接続され、第４のジョセフソン素子に流れ
る電流をン素子を用いたデコーダ回路。 - （４）前記第１のジョセフソン素子と他の素子かけ第２
のジョセフソン素子に関し、直列に接続され、各第２の
ジョセフソン素子に人力する第２の各入力信号線は共通
であり、また前記各第３のジョセフソン素子に入力する
第３の各入力信号線も共通であることを特徴とする特許
請求の範囲第３項記載のジョセフソン素子を用いたデコ
ーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181995A JPH0646516B2 (ja) | 1983-09-30 | 1983-09-30 | ジヨセフソン素子を用いたデコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181995A JPH0646516B2 (ja) | 1983-09-30 | 1983-09-30 | ジヨセフソン素子を用いたデコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6076091A true JPS6076091A (ja) | 1985-04-30 |
| JPH0646516B2 JPH0646516B2 (ja) | 1994-06-15 |
Family
ID=16110480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181995A Expired - Lifetime JPH0646516B2 (ja) | 1983-09-30 | 1983-09-30 | ジヨセフソン素子を用いたデコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646516B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170988A (ja) * | 1987-01-09 | 1988-07-14 | 富士通株式会社 | 混成集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5316476U (ja) * | 1976-07-22 | 1978-02-10 | ||
| JPS56131600U (ja) * | 1980-03-07 | 1981-10-06 | ||
| JPS6063799A (ja) * | 1983-09-19 | 1985-04-12 | Nippon Telegr & Teleph Corp <Ntt> | ジョセフソン回路 |
-
1983
- 1983-09-30 JP JP58181995A patent/JPH0646516B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5316476U (ja) * | 1976-07-22 | 1978-02-10 | ||
| JPS56131600U (ja) * | 1980-03-07 | 1981-10-06 | ||
| JPS6063799A (ja) * | 1983-09-19 | 1985-04-12 | Nippon Telegr & Teleph Corp <Ntt> | ジョセフソン回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170988A (ja) * | 1987-01-09 | 1988-07-14 | 富士通株式会社 | 混成集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646516B2 (ja) | 1994-06-15 |
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