JPS607691A - メモリ書込み方式 - Google Patents
メモリ書込み方式Info
- Publication number
- JPS607691A JPS607691A JP58114478A JP11447883A JPS607691A JP S607691 A JPS607691 A JP S607691A JP 58114478 A JP58114478 A JP 58114478A JP 11447883 A JP11447883 A JP 11447883A JP S607691 A JPS607691 A JP S607691A
- Authority
- JP
- Japan
- Prior art keywords
- word
- bit
- memory
- input
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はマトリックス配列されたメモリを横方向と縦方
向のメモリ制御１ば号により時分割制御して一瞥込みア
ドレスをアクセスし、横方向の所定ビットよシ成るワー
ドの書換えまたは該ワード内の所定ビットの誉換えを行
なうメモリ書込み方式に関するものである。
向のメモリ制御１ば号により時分割制御して一瞥込みア
ドレスをアクセスし、横方向の所定ビットよシ成るワー
ドの書換えまたは該ワード内の所定ビットの誉換えを行
なうメモリ書込み方式に関するものである。
（２）従来技術と問題点
従来、多用されているダイナミックメモリはメモリ素子
をマトリックス配列し、これに縦方向メモリ制御信号（
ＲＡＳ）と横方向メモリ制御信号（ＣＡＳ）’ｅ時分割
制御して、その交点の書込みアドレスをアクセスして読
出し、４込みを行なっている。
をマトリックス配列し、これに縦方向メモリ制御信号（
ＲＡＳ）と横方向メモリ制御信号（ＣＡＳ）’ｅ時分割
制御して、その交点の書込みアドレスをアクセスして読
出し、４込みを行なっている。
通常メモリはａ数ビットで１ワードを構成しておシ、こ
れがダイナミックメモリの場合、あるワード内の１ビツ
トを誉換えるには、ＲＡＳ、ＣＡＳでアドレスをアクセ
スし、一旦読出した後舊俟えて書込みを行なう制御をし
ている。このため、多くの手順と書込時間が必要とな９
、とくにワードとして書込む場合も１ビツトずつの手順
を繰返さなければならないという不便があった。
れがダイナミックメモリの場合、あるワード内の１ビツ
トを誉換えるには、ＲＡＳ、ＣＡＳでアドレスをアクセ
スし、一旦読出した後舊俟えて書込みを行なう制御をし
ている。このため、多くの手順と書込時間が必要とな９
、とくにワードとして書込む場合も１ビツトずつの手順
を繰返さなければならないという不便があった。
（３）発明の目的
本発明の目的はマトリックス配列されＲＡｓ、ＣＡＳの
メモリ制御信号で時分割制御されたダイナミンクメモリ
に対し、量率な手順で高速書込みが可能であｐｌかつワ
ードの場合も一括潜込みできるメモリ書込み方式を提供
できることである。
メモリ制御信号で時分割制御されたダイナミンクメモリ
に対し、量率な手順で高速書込みが可能であｐｌかつワ
ードの場合も一括潜込みできるメモリ書込み方式を提供
できることである。
（４）発明の構成
前記目的を達成するため、本発明のメモリ潜込み方式は
マトリックス配列されたメモリを横方向と縦方向のメモ
リ制御信号により時分割制御して書込みアドレスをアク
セスし、横方向所定ビットより成るワードの４換えまた
は該ワード内の所定ビットの書換え７行なうメモリ書込
み方式において、前記ワード内の所定ビットに対応して
設けられ、前記横方向メモリ制御信号がそれぞれ分岐し
て入力されるアンド回路と、前記縦方向の曹込みアドレ
スが格納される縦方向アドレスレジスタと、横方向の書
込み位置を示すワード内ビットアドレスが格納されるビ
ットアドレスレジスタと、前ｉ己ビットアドレスレジス
タからのワード内ピットアドレスが入力されるとともに
、ビット書きまたはワード書きを示す信号が入力され、
ビット４き信号が入力された場合、前記アンド回路全て
に入力される横方向メモリ制御信号を出力させる信号を
出力し、ワード書き信号が入力された場合前記ビットア
ドレスレジスタの指示する前記アンド回路に人力される
横方向メモリ制御信号を出力させる信号を出力するデコ
ーダと、出力側がそれぞれ前記ワード内の所定ビットに
対応して接続され、入力側にワード書きの場合ワード対
応に畜き換えるべきデータが入力され、ビット筈きの場
合ワード対応の全ビットに同一のデータが入力されるマ
ルチプレクサと全具備してなシ、前記マルチプレクサを
切換えられるワード書きまたはビット４＠データを前記
アクセスされるワード対応の書込みアドレスまたはビッ
ト対応の舊込みアドレスにょシ選択して８ＩＩＩ記メモ
リの４換えを行なうようにしたことを特徴とするもので
ある。
マトリックス配列されたメモリを横方向と縦方向のメモ
リ制御信号により時分割制御して書込みアドレスをアク
セスし、横方向所定ビットより成るワードの４換えまた
は該ワード内の所定ビットの書換え７行なうメモリ書込
み方式において、前記ワード内の所定ビットに対応して
設けられ、前記横方向メモリ制御信号がそれぞれ分岐し
て入力されるアンド回路と、前記縦方向の曹込みアドレ
スが格納される縦方向アドレスレジスタと、横方向の書
込み位置を示すワード内ビットアドレスが格納されるビ
ットアドレスレジスタと、前ｉ己ビットアドレスレジス
タからのワード内ピットアドレスが入力されるとともに
、ビット書きまたはワード書きを示す信号が入力され、
ビット４き信号が入力された場合、前記アンド回路全て
に入力される横方向メモリ制御信号を出力させる信号を
出力し、ワード書き信号が入力された場合前記ビットア
ドレスレジスタの指示する前記アンド回路に人力される
横方向メモリ制御信号を出力させる信号を出力するデコ
ーダと、出力側がそれぞれ前記ワード内の所定ビットに
対応して接続され、入力側にワード書きの場合ワード対
応に畜き換えるべきデータが入力され、ビット筈きの場
合ワード対応の全ビットに同一のデータが入力されるマ
ルチプレクサと全具備してなシ、前記マルチプレクサを
切換えられるワード書きまたはビット４＠データを前記
アクセスされるワード対応の書込みアドレスまたはビッ
ト対応の舊込みアドレスにょシ選択して８ＩＩＩ記メモ
リの４換えを行なうようにしたことを特徴とするもので
ある。
（５）発明の実施Ｙ！１ｆｔ
第１図（α）、（りは本発明の実施例の構成説明図であ
る。
る。
同図（α）において、ダイナミックメモリ１は前述のと
おシマトリックス配列された１ワード８ビツト素子のメ
モリとし、これに対しＲＡＳ 、！：ＣＡＳが各ビット
素子対応に時分割制御する。すなわち、一方からライト
イネーブル信号（ＷＥ）とともに、ＲＡＳをダイナミッ
クメモリ１に各ビット索子対応に入力し、他方からＣＡ
Ｓを分岐し８個のＡＮＤ回路２の一方の入力を介し、て
ダイナミックメモリ１に対しビット素子対応に入力させ
る。このＲＡＳとＣＡＳとによシ書込むべきアドレス点
を設定するため、同図（ｂ）のメモリ１の人力データの
横方向Ｘアドレスのフォーマットに示すように、上位ビ
ットのワードアドレスと下位ビットのワード内ビットア
ドレスが読出され、これにより時分割的にワードは高レ
ベル（Ｈ） 、ｌ！、１１間にＲＡＳＫよＪ’ｓワード
内ビットは低レベル（Ｌ）期間にＣＡＳにょシ書込みア
ドレスが選択される。
おシマトリックス配列された１ワード８ビツト素子のメ
モリとし、これに対しＲＡＳ 、！：ＣＡＳが各ビット
素子対応に時分割制御する。すなわち、一方からライト
イネーブル信号（ＷＥ）とともに、ＲＡＳをダイナミッ
クメモリ１に各ビット索子対応に入力し、他方からＣＡ
Ｓを分岐し８個のＡＮＤ回路２の一方の入力を介し、て
ダイナミックメモリ１に対しビット素子対応に入力させ
る。このＲＡＳとＣＡＳとによシ書込むべきアドレス点
を設定するため、同図（ｂ）のメモリ１の人力データの
横方向Ｘアドレスのフォーマットに示すように、上位ビ
ットのワードアドレスと下位ビットのワード内ビットア
ドレスが読出され、これにより時分割的にワードは高レ
ベル（Ｈ） 、ｌ！、１１間にＲＡＳＫよＪ’ｓワード
内ビットは低レベル（Ｌ）期間にＣＡＳにょシ書込みア
ドレスが選択される。
アドレスレジスタは同図（α）に示すように、メモリア
ドレスレジスタ（Ｈ）４にワードアドレスを、メモリア
ドレスレジスタ（Ｌ）５にワード内ビットアドレスが格
納されてＲＡＳとＣＡＳを制御する。このうち、メモリ
アドレスレジスタ（Ｌ）５の内容はデコーダ６で解読さ
れ１．谷ＡＮＤ回路２の他の入力となる。また、デコー
ダ乙にビット書きかワード書きかを示す信号が入力され
、ワード書きのときはデコーダ乙の出力は全て１Ｈとな
勺、全てのメモリのビット素子にＣＡＳが入力され、ビ
ット書きのときはデコーダ６の出力はメモリアドレスレ
ジスタ（Ｌ）５の値により指定された１つのＡＮＤ回路
のみを開きＣＡＳが対応するビット素子に入力される。
ドレスレジスタ（Ｈ）４にワードアドレスを、メモリア
ドレスレジスタ（Ｌ）５にワード内ビットアドレスが格
納されてＲＡＳとＣＡＳを制御する。このうち、メモリ
アドレスレジスタ（Ｌ）５の内容はデコーダ６で解読さ
れ１．谷ＡＮＤ回路２の他の入力となる。また、デコー
ダ乙にビット書きかワード書きかを示す信号が入力され
、ワード書きのときはデコーダ乙の出力は全て１Ｈとな
勺、全てのメモリのビット素子にＣＡＳが入力され、ビ
ット書きのときはデコーダ６の出力はメモリアドレスレ
ジスタ（Ｌ）５の値により指定された１つのＡＮＤ回路
のみを開きＣＡＳが対応するビット素子に入力される。
一方、ダイナミックメモリ１の谷ビット素子に対し、Ａ
ＮＩ）ＩＭ路２と並列に８個のマルチプレクサ６の谷出
力を接続し、入力側はワード書きの場合の４換えるべき
データＤｏ−Ｄｒとビット書きの場合の共通データとの
刈れかを切換えて入力させる。
ＮＩ）ＩＭ路２と並列に８個のマルチプレクサ６の谷出
力を接続し、入力側はワード書きの場合の４換えるべき
データＤｏ−Ｄｒとビット書きの場合の共通データとの
刈れかを切換えて入力させる。
このようにして、ワードｄきの場合は、所定ワードに対
応する全ビット＝ｘ子にｇＡｓ、ＣＡＳ 、ｄｊ与エラ
してアドレスが指足括れるから、マルチプレクサ６から
の出力データＤｏ ＝ Ｄ７が入力され書込まれる。
応する全ビット＝ｘ子にｇＡｓ、ＣＡＳ 、ｄｊ与エラ
してアドレスが指足括れるから、マルチプレクサ６から
の出力データＤｏ ＝ Ｄ７が入力され書込まれる。
ビット書きの場合は、ワード内の１ビツト素子のみにＲ
ＡＳ、ＣＡＳが与えられてアドレスか指定されるから、
マルテプレクｔ６からのビット出力全″１″または全″
０”の何れかのうちの１つが選択される。
ＡＳ、ＣＡＳが与えられてアドレスか指定されるから、
マルテプレクｔ６からのビット出力全″１″または全″
０”の何れかのうちの１つが選択される。
第２図と第６図は上記書込動作の具体例による説明図で
ある。
ある。
第２図はワード書きの巻片であシ、メモリアドレスレジ
スタ（Ｈ）４から１６通表示Ｘ’０００４’で示される
ワードアドレスに対し、マルチプレクサ６からワード入
力データＤｏ＝Ｄｒとし−ｃ ”１ｏｉｏｉｏｉｏ”が
入力して一括して−ｄ込みが行なわれる。
スタ（Ｈ）４から１６通表示Ｘ’０００４’で示される
ワードアドレスに対し、マルチプレクサ６からワード入
力データＤｏ＝Ｄｒとし−ｃ ”１ｏｉｏｉｏｉｏ”が
入力して一括して−ｄ込みが行なわれる。
第３図はビット書きの場合でお逆、第２図と同じワード
アドレスに対し、マルチプレクサ６からのビット”１ｉ
ｉｉｉｉｉｉ”が入力してそのうちのＣＡＳのメモリア
ドレス（１，） Ｘ’０３”にょシ選択されて１”のビ
ット書込みが行なわれる。
アドレスに対し、マルチプレクサ６からのビット”１ｉ
ｉｉｉｉｉｉ”が入力してそのうちのＣＡＳのメモリア
ドレス（１，） Ｘ’０３”にょシ選択されて１”のビ
ット書込みが行なわれる。
な説明したように、本発明によれば、マトリックス配列
されＲＡＳ、ＣＡＳのメモリ制御１ぎ号で時分割制御さ
れたダイナミックメモリに対し、箸込むべきアドレスと
してワード書きの場合はワード全部をアクセスし、デー
タとして書込むべきワードデータを与え、ビット１．Ｊ
きの場合はアドレスとしてはワード内１ピットのみをア
クセスし、データとしてはワードに対しオール”１”ま
たはオール”０″を与えるようにする。これらの機能を
行なうためダイナミックメモリとＡＮＤ回路を組合せた
アドレス指定部と、マルチプレクサよシ書込みデータ入
力部を一体的に設けたものである。これによシ手ノーが
開路化され遊込み峙１ｄｊの短縮が図られ、とくにワー
ド蒼きの場合が効果が大きい。また、マルチプレクサの
切換えによる構成の１１０略化が図られる。このように
ダイナミックメモリの欠点を補なうことになるから、そ
の利用分野の拡大に期待されるところが大きい。
されＲＡＳ、ＣＡＳのメモリ制御１ぎ号で時分割制御さ
れたダイナミックメモリに対し、箸込むべきアドレスと
してワード書きの場合はワード全部をアクセスし、デー
タとして書込むべきワードデータを与え、ビット１．Ｊ
きの場合はアドレスとしてはワード内１ピットのみをア
クセスし、データとしてはワードに対しオール”１”ま
たはオール”０″を与えるようにする。これらの機能を
行なうためダイナミックメモリとＡＮＤ回路を組合せた
アドレス指定部と、マルチプレクサよシ書込みデータ入
力部を一体的に設けたものである。これによシ手ノーが
開路化され遊込み峙１ｄｊの短縮が図られ、とくにワー
ド蒼きの場合が効果が大きい。また、マルチプレクサの
切換えによる構成の１１０略化が図られる。このように
ダイナミックメモリの欠点を補なうことになるから、そ
の利用分野の拡大に期待されるところが大きい。
第１図（α） 、 Ｃｂ）は本発明の実施例の構成説明
図、第２図、第３図は本発明の要部の動作説明図であ９
１図中、１はダイナミックメモリ、２はＡＮＤ回路、６
はマルチプレクサ、４，５はメモリアドレスレジスタ、
６はデコーダを示す。 特許出願人 畠士通株式会社 復代理人 弁理士 １）坂 善 重
図、第２図、第３図は本発明の要部の動作説明図であ９
１図中、１はダイナミックメモリ、２はＡＮＤ回路、６
はマルチプレクサ、４，５はメモリアドレスレジスタ、
６はデコーダを示す。 特許出願人 畠士通株式会社 復代理人 弁理士 １）坂 善 重
Claims (1)
- 【特許請求の範囲】 マトリックス配列されたメモリを横方向と縦方向のメモ
リ制御信号によシ時分割制御して書込みアドレスをアク
セスし、横方向所定ビットよシ成るワードの書換えまた
は該ワード内の所定ビットの４Ｆ換えを行なうメモリ書
込み方式において、前記ワード内の所定ビットに対応し
て設けられ、前記横方向メモリ制御信号がそれぞれ分岐
して入力されるアンド回路と、前記縦方向の誉込みアド
レスが格納される縦方向アドレスレジスタと、横方向の
書込み位置を示すワード内ビットアドレスが格納される
ビットアドレスレジスタと、前記ビットアドレスレジス
タからのワード内ビットアドレスが入力されるとともに
、ビット書きまたはワード書きを示す信号が入力され、
ビット書き信号が入力された場合前記アンド回路全てに
入力される横方向メモリ制御１ｄ号を出力させる信号を
出力し。 ワード書き信号が入力された場合前記ビットアドレスレ
ジスタの指示する前記アンド回路に入力される横方向メ
モリ制御信号を出力させる信号を出力するデコーダと、
出力側がそれぞれ前記ワード内の所定ビットに対応して
ＪＨ＋ｒＡされ、入力画にワード書きの場合ワード対応
にｄき換えるべきデータが入力され、ビット書きの場合
ワード対応の全ビットに同一のデータが入力されるマル
チプレクサとを具備してなシ、前記マルチプレクサを切
侯えられるワード書きまたはビット蒼さデータを前記ア
クセスされるワード対応のｉ込みアドレスまたはビット
対応の書込みアドレスによシ選択して前記メモリの書換
えを行なうようにしたことを特徴とするメモリｓ込み方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114478A JPS607691A (ja) | 1983-06-25 | 1983-06-25 | メモリ書込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114478A JPS607691A (ja) | 1983-06-25 | 1983-06-25 | メモリ書込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607691A true JPS607691A (ja) | 1985-01-16 |
Family
ID=14638740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114478A Pending JPS607691A (ja) | 1983-06-25 | 1983-06-25 | メモリ書込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607691A (ja) |
-
1983
- 1983-06-25 JP JP58114478A patent/JPS607691A/ja active Pending
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