JPS6077226A - 座標入力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は指あるいけ指示棒などにより指示した位置の座
標をコンピュータなどに入力する座標入力装置に関する
ものである。

従来例の構成とその問題点 従来コンピュータなどへの座標入力装置としては、高価
であるが精度良く座標が入力可能で図形の入力などに用
いられる、いわゆるディジタイザが用いられてきた。と
ころが最近コンピュータが一般化し、低価格で座標の入
力が可能な入力装置がめられるようになってきた。なか
でもディスプレイを透視し、そのディスプレイに示され
た図形を指などで押すことによりデータの入力が可能な
透視型の入力装置が必要とされている。これはコンピュ
ータを操作することに不慣れな人が簡単に操作ができる
ように、あらかじめいくつかの選択肢を用意しておき、
ディスプレイにこれを表示してその１つの上を指などで
押さえることで処理が自動的に行なわれるという方法が
多くとられるようになるためである。このような透視型
座標入力装置としてはライトペンが代表的なものであっ
たが、特別なペンを用いずに指あるいはボールペンなど
で入力できるものがより便利であり、現在までいくつか
の方法が提案されている。

代表的なものとしては透明導電性ソートを用いたスイッ
チマトリクス方式、透明抵抗シートを用いた電圧、電流
分割方式、レーザ光を用いた方式、表面波の伝達時間を
測定する方式などがある。しかしこれらの装置はいずれ
も装置が複離となり高価であり、ディスプレイが見にく
い、保守が難しいなどの理由により普及するには至って
いない。

これらの方式にかわって入力盤の１点に加えられた力の
分力を検出することにより、力が加えられた点の座標を
検出する応力検出型座標入力装置は入力盤としてガラス
板、アクリル仮などの均質で全く透明なものが使用でき
、簡単な構成であるために、低価格の座標入力装置吉な
る。この原理を第１図に示す。第１図で１は入力盤、２
は外力の印加点で、ここに印加された力をＦとする。

３−１〜３−４は分力の測定点で、ここでの分力をｆ１
〜ｆ４とする。分力の検出点３−１〜３−４の座標をそ
れぞれ（ｘｌ　、　ｙｌ　）　、　（ｘ２．ｙ２）。

（ｘ３．ｙ３）　、（ｘ４．ｙ４）とし、外力の印加点
の座標を（ｘ、ｙ）とすると、座標（ｘ、ｙ）はモーメ
ントのつりあいより次式でめら九る。

イ旦しＦ−ｆ１＋ｆ２＋ｆ３＋ｆ４　・・・・・・・・
　（３）ここで分力の検出点３−１〜３−４　での分力
１１〜ｆ４　をめるためにはストレンゲ〜ジなどの応力
検出器の出力を同時に読み取り（１）〜（３）式で示さ
れる演算を行なわなければならない。そこで、これをア
ナログ回路で実現すると素子数が非常に多くなりコスト
高となる。そこで、１組の回路をそれぞれの応力検出器
に切り換えて用い、演算を施し座標をめることが考えら
れるが、同時に応力検出器の出力を読み取ることができ
ないために、誤った座標を出力してし捷うという欠点が
ある。

発明の目的 本発明は構造が簡単で高精度、低コストであり、指など
により指示した位置の座標をコンピュータなどへ入力す
る座標入力装置を提供することにある０ 発明の構成 本発明は所定の間隔をおいて複数の応力検出器の出力を
検出し、複数回の検出における該応力検出器の出力に線
形あるいは高次の補間を行い、所定の時間における該応
力検出器それぞれの出力を推定し、この値により座標計
算を行う応力検出型の座標入力装置である。本発明によ
れば簡単な構成で、高精度の座標入力装置が低コストで
実現できる。

実施例の説明 第２図は本発明の一実施例における入力盤部分の斜視図
である。

第２図で、１は縦１８８　ｍｂ　、横２５２　ａｍ　、
厚さ３拡、の板ガラスの入力盤、２は外力の印加点、６
−１〜５−４はそれぞれ有効長さ５０間５１幅１０１１
１Ｂ　、厚さ２間・のステンレス製の弾性板である、こ
の弾性板５−１〜５−４の一端を入力盤１の各コーナ部
に、他の一端を固定枠（図では省略）に取りつけである
。第３図は弾性板の拡大図を示す。

弾性板５の片面に半導体ストレンゲージからなる応力検
出器γが中心線に沿って有効長さのほぼ中央に固定され
ている。

第４図は本発明を実現させるための回路のブロック図で
ある。第４図で７−１〜７−４は応力検出器、８は応力
検出器７−１〜７−４からの信号ｖ１〜Ｖ４から座標ｘ
、ｙを計算する座標引算器、９は座標計算器８からの座
標信号をディジタルデータとするＡ／Ｄコンバータであ
る。第５図は座標計算器８のブロック回路図である。第
５図で１ｏ−１〜１０−４は応力検出器子−１〜７−４
の出力Ｖ１〜υ４に線形あるいは高次の補間を行い所定
の時間における推定値υ１′〜−′を出力する補間回路
、１１−１．１１−２は補間回路１０−１〜１０−４の
出力、／〜−′　より座標計算を行うそれぞれＸ座標割
算回路とｙ座標計算回路、１２は座標割算回路１１−１
の出力Ｘと１１−２の出力ｙを切り換えてＡ／Ｄコンバ
ータ９へ出力するアナログマルチプレクサ、１３は補間
回路１０−１憫０−４゜アナログマルチプレクサ１２を
制御するためのクロック信号発生器である。応力検出器
７−１〜７−４　Ｏ出力＋７１〜Ｖ４は補間回路１０−
１〜１０−４により、同時間の出カイ〜ｙ４′に変換さ
れた後、座標計算回路１１−１〜１１−２により座標ｘ
、ｙとなり、アナログマルチプレクサ１２を経てＡ／Ｄ
コンバータ９Ｊ：リディジタルデータに変換され、コン
ピュータなどのディジタル機器へ出力される。

第６図に２同の検出データを線形で補間するための補間
回路のブロック図である。但し、この回路は１つの応力
検出器に対応している。第６図で１４−’ｌ　、　１４
−２は記憶回路で、／フトレジスタを構成している。１
５−１．１５−２は増幅器で、記憶回路１４−１．１４
−２の出力をそれぞれ所定の増幅率で増幅する。１６は
加算器で増幅器１５−１．１５−２の出力を加算するこ
とにより補間回路の入カン・の所定の時間ｔ′での推定
値Ｖ′を出力する。第７図は本実施例の補間回路の動作
を示すグラフである。クロック信号発生器１３のクロ、
り信号により時間ｔａでの応力検出器の出力Ｐａが記憶
回路１４−２に、時間ｔ。での応力検ｕ１器の出力’ｂ
が記憶回路１４−１に記憶され、増幅器１５−１で・ｂ
が増幅率系、でＡ　、ｖｂに、増幅器１５−２でυ８が
増幅率りでＡ　２　？ａ　に増幅され、加算器１６より
次式で示す出力’ａｂが出力される。

、、ａｂ：犀１．）ｂ十屋２−　・・・・川・　（４）
ここで４．　＋Ａ２＝　１　となるように調整すること
により、出力’ａｂは式５で示す時間ｔａｂでの推定値
となる。

ｔａｂ−に１ｔｂ十渥２ｔａ・・・山・・（５）次のス
テップでは記憶回路１４−２には時間ｔｂでの応力検出
器の出力？ｂが、記憶回路１４−１には時間ｔ。での応
力検出器の出力ＶＣが記憶され、推定値”ｂｅが加算器
１６から出力される。この動作を反復することにより定
期的に推定値Ｕ′が出力される。式（４）１式（５）か
られかるように増幅率ル、。

４２を変えることにより推定の時間ｔ′は変えられる。

このため応力検出器７−１〜７−４の出力が異った時間
に検出された場合でも同時に検出されたものと同じ出力
υ１′〜ｖ２′が座標割算器に出力されるために座標計
算に誤差が少くなる。この効果はそれぞれの応力検出器
に対して一つの回路を切り換えて用いる場合にディジタ
ル回路で処理する場合、ディジタルコンピュータにより
ソフトウェアで処理する場合により大きくなる。ディジ
タル回路で処理を行う場合のブロック図を第８図に示す
。第８図で７−１〜７−４は応力検出器、１７は応力検
出器７−１〜７−４の出力ｖ１〜Ｖ４を順次切り換えて
Ａ／Ｄコンバータ１８へ出力するアナロクマルチフレク
ザ、１９はＡ／Ｄコンバーク１８からの出力υを補間し
所定の時間ｔ′での推定値ν′を座標ｉ＋舅回路２０へ
出力する補間回路、２１はこれらの回路のタイミングを
とるためのりｏ　ツク信号を出力するクロック信号発生
器である。この回路の動作に第４図〜第７図のアナログ
回路において説明したものと同様である。第９図はディ
ジタルコンピュータにより処理するだめのブロック図で
ある。応力検出器７−１〜７−４の出力υ１〜υ４Ｃ１
アブ叩グマルチプレクザ１７、Ａ／Ｄコンバータ１８に
より順次ディジタル量に変換されディジタルコンピュー
タ２２に」：リアナログ回路と同様の処理を行い他の機
器へ座標データを出力する１、ディジタル回路あるいは
ディジタルコンピュータで処理する場合、高価なＡ　／
　Ｄコンバータを１つとすると、必ず各応力検出器の検
出時間が異るために本発明のように同じ時間のデータと
変換することで初めて正しい座標データが得られる。

本実施例では応力の検出点は４ケ所であったが、３ケ所
またけ５ケ所以上であってもよい。１だ補間も２点では
なくそれ以上の点のデータより２次以」二の高次の補間
により推定することもできる。

発明の効果 以上の実施例で説明した本発明の座標入力装置を用いる
ことで、部品点数が削減でき低コストで高精度の座標入
力装置が得られる。

【図面の簡単な説明】

第１図は応力検出型座標入力装置の原理図、第２図は本
発明の一実施例の入力盤部分の斜視図、第３図は弾性板
部の拡大図、第４図は本発明の一実施例のブロック回路
図、第５図は座標言１算器部のブロック回路図、第６図
は１つの補間回路部のブロック回路図、第７図は補間回
路の動作を示す図、第８図はディジタル回路で実現した
場合のブＱ７り回路図、第９図はディジタルコンピュー
タで実現した場合のブロック回路図である。 １・・・・・入力盤、２・・・・・・外力の印加点、３
−１〜３−４・・分力の検出膜、５−１〜５−４・・・
・・弾性板、７．７−１〜７−４・・・・・応力検出器
、８・・・座標＝−Ｖ、器、９−−Ａ／Ｄニアｙバータ
、１ｏ−１〜１０−４　・・　補間回路、１１−１・・
・・・・Ｘ座標計算回路、１１−２・　・・ｙ座標計算
回路、１２・・・・・アナログマルチプレクサ、１３・
・・・・クロック信号発生器、１４−１　、１４−２・
・・・・・記憶回路、１５−１゜１５−２・・・・増幅
器、１６・・・・・加算器、１７・・・・・アナログマ
ルチプレクサ、１８・・・・Ａ／Ｄコンバータ、１９・
・・補間回路、２０・・・・・座標計算回路、２１・・
・・・・クロック信号発生器、２２・・・・・ディジタ
ルコンピュータ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名；；
３１図 ４２図 第４図 第５図 第６図 １；３７図 ｔｎ　ｔａ−ｂ　ｔｂｔｂｃ　Ｉｌｚ 時間

Claims (1)

【特許請求の範囲】
1. 入力盤に対して所定の間隔をおいて配置した複数の応力
   検出器の出力を検出し、複数回の検出における該応力検
   出器の出力に線形あるいは高次の補間を行い、所定の時
   間における該応力検出器それぞれの出力を推定し、この
   値により座標計算を行うように構成した応力検出型の座
   標入力装置。