JPS607908B2 - パルス幅変調を用いるマスタ−スレ−ブ電圧調整器 - Google Patents

Description

【発明の詳細な説明】 本発明は直流電源に関し、より詳細には１次入力直流電
圧から調整された出力電圧（交流或いは直流）を発生さ
せるために、パルス幅変調（ＰＷＭ）調整を用いた直流
−直流電圧変換器に関する。

ＰＷＭ調整の原理は技術的には公知である。

ＰＷＭ調整器は、調整すべき入力直流電圧がスイッチ装
置（例えばトランジスタ）によりさし、断されるかパル
ス状にされるという基本原理に基づいて動作する。こう
して得られた矩形パルスは、所望の調整直流出力電圧を
発生させるために、変圧器を通して（平滑化フィル夕を
含む）整流回路に印加される。入力電圧をパルス列に変
換することにより、整流された出力電圧の大きさはパル
ス周波数を一定に維持している間はパルス幅をえること
により調整できる。このようなシステムの自動制御は、
直流出力電圧の大きさを監視すること及び直流出力電圧
の大きさを必要なしベルに維持するため必要に応じてパ
ルス幅を変えるための適当な回路を提供することにより
達成される。以前の技術の装置例は以下の米国特許に示
されている装置を含んでいるので、それらに注目された
い。

第３６７０２３４号 １９７２王６月１３日付Ｊａｍｅ
ｓＭ．Ｊｏｙｃｅ；第３７８９２８８号 １９７４王１
月２９日付Ｂ．日．Ａｓｓｏｗ等；第３８０６７９１号
１９７仏王４月２３日付比ｏＪ．Ｊｏｈｎｓｏｎ；第
３８７０９４３号 １９７３王３月１１日付日．Ｒ．Ｗ
ｅｉｓｃｈｅ船１等；第３９８８６６１号 １９７６王
１０月２６日付ＤａｎｉｅｌＪ．ＭｃＣｏｙ。

ＰＷ船調整器を用いた従来の回路の技術的な問題の１つ
は、直流入力電圧をパルス列に変換する交番スイッチ装
置（例えばトランジスタ）間の電流平衡を維持する問題
である。

これらのスイッチ装置は電源のィンバータ（ｉｎｖｅ比
ｅｒ）部を形成しており、更に回路からの最適動作のた
めに各スイツチ装置により処理された電力は、回路内の
他のスイッチ装置により処理された電力に等しくなけれ
ばならない。従来の回路のもう１つの技術的な問題は、
複数の電源が共通負荷により大きな電力を供給するため
に並列接続する時に生じる。

幾つかの電源間の電力分割のためには従来の技術の回路
は複雑で厄介である。本発明は既知のＰＷＭ調整の原理
に基づいているが、回路のィンバータ部により発生され
たパルスの幅を制御するため新しいマスター・スレープ
型の装置を用いている。

このマスター・スレーブ型の装置は幾つかのスレーブ・
ユニットを単一のマスターユニットと共に用いるのを可
能とし、更に２つ或いは以上の電源を並列にでき、一方
では電源間の電流分割を確実にする。マスターユニット
とスレーブ・ユニットの構成は同一であり、それらが回
路内へどのように結線されるかに応じて差異（即ちマス
ター或いはスレーブ）が存在する。本発明の一具体例に
よれば、電源（即ち直流一直流電圧変換器）は１つのマ
スターユニットと１つのスレーブュニットから成る。

それにはマスターユニット用の１出力線路とスレーブュ
ニツト用の１出力線路を有するクロツク回路が備えられ
ている。クロックはその各出力線路に所定の時間に１つ
の線路に１つのパルスだけを有する矩形パルス列を発生
させるので、すべてのパルスは同じ持続時間である。マ
スターユニットは、マスターユニットがクロックから受
ける信号であるが電源の調整された出力電圧を表す制御
信号によっては修正されないパルス列に基づいた信号に
応じて、入力直流電圧を中断させるために用いられるト
ランジスタスイッチを含んでいる。スレーブユニツトは
、スレーブュニットがクロックから受ける信号であるが
電源の調整された出力電圧とマスターユニット及びスレ
ーブュニツトとを流れる電荷の差とを表す制御信号によ
っては修正されないパルス列に基づいた信号に応じて、
入力直流電圧を中断させるために用いられるトランジス
タを含んでいる。マスターユニットとスレーブユニツト
のトランジスタを流れた電流パルスは変圧器の１次巻線
を通過する。この変圧器の２次巻線に誘導された電圧は
整流かつろ波され必要な調整出力電圧を発生させる。も
う一つの具体例では、本発明は１次直流電圧を２次電圧
に変換するためのパルス幅変調変換回路であり、２次電
圧の振幅は変換回路により調整され変換回路は（ｎ＋１
）個の導体の各々に対称なパルス列を提供するクロック
手段であって、所定の時刻に導体の１つに１つだけのパ
ルスが発生し更にｎが１に等しいが大きい正の整数であ
るクロック手段と；（ｎ十１）個の導体の１つのパルス
列と２次電圧の大きさを表す帰還信号とに応答するマス
ターパルス幅変調手段であって、１次直流電圧により変
圧器の１次巻線の一部分を通して電流を制御するマスタ
ーパルス幅変調手段と；ｎ個のスレーブパルス幅変調手
段であって、各スレ−プパルス幅変調手段が１対１の関
係にある（ｎ十１）個の導体の１つのパルス列と出力制
御信号とに応答し、該出力制御信号が２次電圧の大きさ
を表す帰還信号とマスターパルス幅変調手段を流れる電
荷及びそれぞれのスレーブパルス幅変調手段を流れる電
荷の大きさの差とに基づいており、各スレ−ブパルス幅
変調手段が１次直流電圧により変圧器の１次巻線の一部
分により電流を制御するｎ個のスレーブパルス幅変調手
段とを含んでいる。

もう１つの具体例では、本発明は１次直流電圧を２次電
圧に変換するパルス幅変調変換回路であり、２次電圧の
振幅が変換回路により調整され、変換回路は（ｎ十１）
個の導体のそれぞれに対称矩形パルスを供給するクロッ
ク手段であって、所定の時刻に導体の１つには１パルス
しか発生せず、ｎが１に等しいか大きい正の整数である
クロック手段と；（ｎ＋１）個の導体の１つのパルス列
と２次電圧の大きさを表す帰還電圧とに応答するマスタ
ーパルス幅変調手段であって、１次直流電圧により変圧
器の１次巻線を通して電流を制御するマスターパルス幅
変調手段と：ｎ個のスレーブパルス幅変調手段であって
、各スレーブパルス幅変調手段が１対１の関係にある（
ｎ＋１）個の導体の１つのパルス列と出力制御信号とに
応答し、該出力信号がマスターパルス幅変調手段を流れ
る電荷とそれぞれのスレーフパルス幅変調手段を流れる
電荷の大きさの差を表す帰還信号に基づいており、各ス
レーブパルス幅変調手段が該１次直流電圧により変圧器
の１次巻線の個々の異なる部分を通して電流を制御する
ｎ個のスレーブパルス幅変調手段と：変圧器の２次巻線
に現われる得られた電圧を整流し、それにより２次電圧
を発生させるため変圧器の２次巻線に接続された整流手
段と：２次電圧を監視し、２次電圧の大きさを表す帰還
信号を供給するための制御回路手段とを含んでいる。

次に添付図面を参照して発明の詳細な説明を行なう。

第１図は本発明の簡略ブロック図である。

図はマスターパルス幅変調器（ＰＷＭ）１０と１０ａか
ら１０ｎで示されるｎ個のスレーブパルス幅変調器とか
ら成っている。クロック１２は（ｎ＋１）本の線（即ち
導体）のそれぞれに矩形パルス列を供給しており、線路
１４のパルスはマスターＰＷＭＩＯ‘こ加えられた線路
１４ａから１４ｎまでのパルスは１０ａから１０ｎのス
レーブＰＷＭにそれぞれ加えられている。クロツク１２
は、所定の時刻に線路１４から１４ｎのいずれかに１つ
のパルスが存在するように動作する。任意のパルス幅変
調されたパワー調整器を有するので、マスターＰＷＭＩ
ＯとスレーブＰＷＭＩ ０ａから１０ｎとの目的は入力
直流電圧を遮断することである。

入力直流電圧は端子１５及び１６に印加され、正電圧が
端子１９に印加される。マスターＰＷＭＩＯと各スレー
プＰＷＭＩ０ａから１０ｎは、それぞれスイッチング・
トランジスター８から１８ｎを含んでいる。端子１６は
巻線２０から２０ｎにより各トランジスタ１８から１８
ｎの各々のコレクタにそれぞれ接続されている。各トラ
ンジスタのェミッ外ま、それぞれ抵抗２２から２２ｎに
より負端子１５に接続されている。抵抗２２から２２ｎ
は極めて低い値であり、それぞれ約１オームの抵抗であ
り、検知抵抗として用いられている。巻線２０から２０
ｎが変圧器２３の１次巻線を形成していることを注意さ
れたい。２０から２０ｎの巻線はＹ接続された（ｎ＋１
）相の１次巻線と考えられる。

変圧器２３の２次巻線は参照番号２４から２４ｎにより
示された（ｎ十１）本の巻線で構成されている。２４か
ら２４ｎの巻線はＹ接続された（ｎ十１）相の２次巻線
と考えられる。

整流回路２５は巻線２４から２４ｎに接続されており、
端子４７及び４８に整流された直流出力電圧を発生させ
る。所望ならば、２次巻線２４から２４ｎの数を図より
も少なくしてもよいし、更に図よりも多くの出力電圧を
整流器１５から得ることもできる。帰還制御回路２６は
整流器２５の直流出力電圧を監視し、線２８に帰還信号
２７を発生させる。

信号２７はマスターＰＷＭＩＯへ、そして２９ａから２
９ｎの加算回路によりスレーブＰＷＭＩ０ａから１０ｎ
へそれぞれ供給される。マスターＰＷＭＩＯのトランジ
スター８を流れる電流は、抵抗２２を通って流れ、抵抗
２２による電圧降下の大きさは抵抗２２を流れる電流即
ちトランジスタ１８を流れる電流の大きさを表している
。この電圧降下は線路３１により加算回路３０ａから３
０ｎに加えられる。加算回路３０ａから３０ｎのそれぞ
れの残りの入力には「それぞれ線路３２ａから３２ｎに
見られるように、それぞれ抵抗２２ａから２２ｎ間の電
圧が供給されている。加算回路３０ａから３０ｎは、図
示される符号に従ってそれぞれの入力で現われる信号を
代数的に加算する。加算回路３０ａから３０ｎのそれぞ
れ入力に現われる信号は、同時に現われるのではなく、
順番に現われることに注意されたい。換言すれば、線路
３１にパルス信号が流れている場合、線路３２ａから３
１ｎの電位は零であり、線路３２ａにパルス信号がれて
いる場合線路３１と線路３２ｂから３２ｎの電位は零で
ある等である。各加算回路３０ａから３０ｎの出力は、
それぞれ３３ａから３３ｎの積分器に加えられている。
各積分器３３ａから３３ｎの入力が、ほぼ同じ大きさと
持続時間で交番極性の一連の矩形パルスから成っている
ので、各積分器３３ａから３３ｎの出力は平均値の付近
で交互に変化する。各種分器３３ａから３３ｎの出力は
、それぞれ加算回路２９ａから２９Ｍこ加えられる。２
９ａから２９ｎの加算回路は図示の符号に従って、その
入力に現われる信号を代数的に加算する。

制御の目的のため、各加算回路２９ａから２９ｎの出力
は「それぞれスレーブＰＷＭＩ０ａから１０ｎに加えら
れる。各加算回路２９ａから２９ｎの出力信号はそれぞ
れ参照番号３４ａから３４ｎで示されている。信号３４
ａから３４ｎは各トランジスター８ａから１８ｎがそれ
ぞれクロック１２からパルスに応答してオンする時間の
長さを修正するように用いられている。本発明の好まし
い態様においては、上記した如く、２次巻線２４，２４
ａ，・・・・・・，２４ｎに接続された整流手段２５を
設け、これによって２次電圧を発生せしめ、この２次電
圧から制御回路手段２６を用いて帰還信号を得るように
構成される。

第２図はｎ＝１（即ちスレーブＰＷＭが１つのみ）の場
合の第１図のプ。ック図に従って構成された回路図であ
る。クロック回路１２は、従釆の設計のもので、線路１
４に（ネガティブゴ−ィング（ｎｅ雛ｔｉｖｅｇｏｉｎ
ｇ）の）第１矩形パルス列を、線路１４ａに（ネガティ
ブゴーイングの）第２矩形パルス列を発生させる。各線
路１４と１４ａのパルスは５０％のデューティ・サイク
ルを有し、線路１４のパルスは線路１４ａのパルスとは
１８００位相がずれている。パルス周波数は２０ＫＨｚ
である。線路１４のパルスはマスターＰＷＭＩＯのコン
デンサ３５に印加される。

コンデンサ３５の池端はトランジスタ１８のベースに懐
綾されているィンバータ３６に接続されている。線路１
４はコンデンサ３５に矩形パルス列を印加しているので
、ィンバータ３６の入力に接続されているコンデンサ３
５の出力は減衰指数波形となる。ィンバータ３６はこの
減衰指数波形を矩形波に変換し、更に勿論その樋性を反
転させる。帰還制御回路２６の出力からの帰還制御信号
２７は、抵抗３７を通してィンバータ３６の入力に印加
される。帰還制御信号２７の効果はインバータ３６の“
ベース”レベルを設定することであり、従ってィンバー
タ３６により発生された矩形波のデューティ・サイク、
ルを制御することであり、その結果トランジスタ１８が
電流を流す時間の制御を助けることである。信号２７は
後でより詳細に説明される。調整すべき入力電圧は端子
１５及び１６に印加され、端子１６は正の極性を有する
。端子１６は２つの巻線２０と２０ａの接続部に接続さ
れている。トランジスタ１８が導通している（オン）場
合、電流は巻線２０を通って端子１６からトランジスタ
１８のコレクタへ、抵抗２２を通ってトランジスタ１８
のヱミツタから端子１５へ流れる。スレープＰＷＭＩ０
ａも同様に動作する。線路１４ａは矩形パルス列をスレ
ーブＰＷＭＩ０ａのコンデンサ３９に印加する。コンデ
ンサ３９の他端は、トランジスタ１８ａのベースに穣綾
されているィンバータ４０の入力に接続されている。線
路１４ａは矩形パルス列をコンデンサ３９に印加し、ィ
ンバータ４０の入力に印加されたコンデンサ３９の出力
は減衰指数波形を有する。ィンバータ４０はこの減衰指
数波形を矩形波に変換その極性を反転させる。出力制御
信号３４ａは抵抗４２によりィンバータ４０の入力に印
加されている。制御信号３４ａの機能は、ィンバータ４
０の“ベース”レベルを設定すること、従ってィンバー
タ４０｝こより発生された矩形波のデューティサィクル
を制御すること、その結果トランジスタ１８ａが電流を
流している時間の制御を助けることである。制御信号３
４ａの発生は後でより詳細に説明される。スレーブＰＷ
ＭＩ ０ａのトランジスタ１ ８ａはマスターＰＷＭＩ
Ｏのトランジスタ１８と同様な機能を果す。

スレープＰＷＭＩＯのトランジスタ１８ａがオンになる
場合、電流は端子１６から巻線２０ａを通り、抵抗２２
ａを通り最後に端子１５へと流れる。交番で流れるが巻
線２０と２０ａには流れない電流の効果は、変圧器２３
の巻線２４と２４ａに電圧を誘導する。

この電圧は図示のようにダイオード４３と４４とにより
整流される。ィンダクタンス４５とコンデンサ４６は、
端子４７が正極性の出力端子４７と４８に供給されてい
る整流された直流電圧出力を滑らかにするための平滑化
を行なわせる。帰還制御回路２６は端子４７と４８間の
電圧を検知し、抵抗３７によりィンバータ３６の入力に
加えられている帰還制御信号２７を供給する。

前述のように、信号２７はインバータ３６の“ベース”
レベルを与える。インバータ３６のベースレベルを与え
るということは、ィンバータ３６の出力を変化させるた
めにコンデンサ３５に必要な信号の大きさが可変である
こと、即ちィンバータ３６の関電圧は有効に調整可能で
あるということを意味する。これにより、ィンバータ３
６により発生された矩形波のデューティサィクルを調節
し、それによりトランジスタ１８の“オン”時間を調節
することになる。これはマスターＰＷＭＩＯのデューテ
ィサイクルを調節することにより帰還制御機能を提供す
る。端子４７と４８間の出力電圧の所望の大きさは、第
２図のように端子４７と４８間で抵抗５０に直列接続さ
れている加減抵抗器４９の値を変えることにより調節さ
れる。

加減抵抗器４９と抵抗５０は分圧器を形成しており、そ
の出力は演算増幅器５１の非反転入力（十）に印加され
ている。約十３０ボルトの電圧が端子５２に印加されて
いる。演算増幅器５１の反転入力（一）に調整された基
準入力電圧を供給するために「 ツェナーダイオード５
３が抵抗５４と５５と共に用いられている。抵抗５６は
図示のように接続された増幅器５１のための帰還抵抗で
ある。第２図の対称制御回路５７は、加算回路３０ａ、
積分器３３ａ及び加算回路２９ａにより第１図で行なわ
れる機能を組入れている。

回路５７は抵抗２２間の電圧降下を検知することにより
マスターＰＷＭＩＯ‘こより通された電流を検知するこ
とがわかる。この電圧降下は線３１と抵抗５９により演
算増幅器５８の反転入力（一）に印加される。更に回路
５７は、抵抗２２ａ間の電圧降下を検知することにより
スレーブＰＷＭＩ０ａにより通された電流を検知する。
この電圧降下は線３２ａと抵抗６０を通して演算増幅器
５８の非反転入力（十）に印加される。回路５７の積分
機能は公知のように、演算増幅器５８の出力とその反転
入力（一）間で並列接続された抵抗６１とコンデンサ６
２により提供されている。積分された出力と帰還制御信
号２７を加算する操作（即ち第１図の加算回路２９ａ）
は、抵抗６３とコンデンサ６４の並列接続により演算増
幅器５９の非反転入力（十）と演算増幅器５１の出力（
即ち信号２７）とを参照することにより、第２図で実行
される。出力信号３４ａは抵抗４２によりィンバータ４
０の力に印加される。信号３４ａの目的はィンバータ４
０の“ベース”レベルを提供することである。

ィンバータ４０の“ベース”レベルの設定は、ィンバー
タ４０がその出力状態（論理０と論理１間）を変える地
点を調整し、更にトランジスタ１８ａがいかに長く電流
を流すかを制御する、即ちィンバータ４０の閥電圧を有
効に調節できる。例えば、ＰＷＭＩＯのトランジスター
８がＰＷＭＩ０ａのトランジスタ１８ａよりも長い時間
導適しているならば、増幅器５８の反転入力（一）に印
加された線路３１のパルス信号は増幅器５８の非反転入
力（十）に印加された（線路３２ａの）パルス信号より
も長く続き、（前述の２つのパルス信号の大きさが等し
いなら）増幅器５８の出力信号３４ａはその結果として
負万向に増加する。

この結果ィンバータ４０のバイアスが負に増加し、次に
インバー夕４川まその出力にもっと長い正のパルスを発
生させ、それによりもっと長い時間トランジスター８ａ
は電流を流す。同様に、ＰＷＭＩ Ｏのトランジスター
８力主ＰＷＭＩ ０ａのトランジスタ１８ａよりも導適
時間が短いならば、増幅器５８の反転入力（一）に印加
された線路３１のパルス信号は、増幅器５８の非反転入
力（十）に印加されたパルス信号よりも持続時間が短く
、（更に前述の２つのパルス信号の大きさが等しいなら
）増幅器５８の出力信号３４ａはその結果正の方向に増
加する。この結果ィンバータ４０のバイアスが負に増加
し、次にィンバータ４０はその出力により短い正のパル
スを発生され「それにより以よりも短い時間トランジス
タ１８ａは電流を流す。一般的な場合には（即ち、トラ
ンジスター８と１８ａにより通された電流パルス、従っ
て線路３１と３２ａのパルス信号の大きさが必ずしも同
じ大きさである必要がない場合には）、電流１とトラン
ジスタ１８の導適時間ｔの積はトランジスタ１８ａに対
する同じパラメータの積と同一である（即ちトランジス
タ１８に対する１×ｔはトランジスタ１８ａに対する１
×ｔと同じである）ことを保証することが望ましい。

他の言葉で表現するならば、トランジスタ１８を通る電
荷（１×ｔ）はトランジスタ１８ａを通る電荷（１×ｔ
）と同じであることが望ましい。第３図は、簡略ブロッ
ク形で図示され並列動作用に相互接続した本発明の好適
具体例に従って構成された２つの変換回路６５ａと６５
ｂを示す。

変換回路６５ａと６５ｂは互いに同一であり、第１図と
第２図で図示した回路に非常によく似ている。このよう
に類似しているので、回路６５ａと６５ｂの構成部分は
第１図の類似の構成部分よりも調度１０止大きな参照番
号が割り当てられている。例えば、第１図のクロック１
２は第３図の変換回路６５ａではクロック１１２で表さ
れ、第１図のスレーブＰＷＭＩ０ａは第３図のスレーブ
ＰＷＭＩＩ０ａで表されている。変換回路６５ａと６５
ｂは第１図の回路と類似の機能を果す。第３図の回路６
５ａ（及び６５ｂ）と第１図の回路との相違は次の通り
である。第１図の回路は１個のマスターＰＷＭＩＯと１
０ａから１０ｎで示されるｎ個のスレーブＰＷＭの一般
的な場合用に図示されており、第６図の回路６５ａは１
個のマスターＰＷＭＩＩＯと遥か１個のスレープＰＷＭ
ＩＩ０ａの特殊な場合用に図示されている。第３図の回
路６５ａは、回路６５ａが１個或いはそれ以上の電源と
共に（例えば第８図で示されるような回路６５ｂと共に
）並列動作で用いられる場合、ＰＷＭＩＩＯをスレープ
ＰＷＭＩＩ０ａとして動作させるマスターＰＷＭＩＩＯ
と共に用いられる付加回路を含んでいる。マスターＰＷ
ＭＩＩＯと共に用いられる付加回路は、線路１３２、加
算回路１３０、積分器１３３、加算回路１２９及び２個
のシングル・ポール・シングル・スロー（ＳＰＳＴ）ス
イッチ６６と６７（一致して動作するように相互接続さ
れている）を含んでおり、これらすべては第３図で図示
され相互接続されている。スイッチ６６と６７はマスタ
ーＰＷＭを‘‘マスター”ユニットから“スレーブ”ユ
ニットとして機能を果すように変化させる。

スイッチ６６と６７が第３図の回路６５ａのように関の
位置にある場合、マスターＰＷＭＩＩＯはスレーブＰＷ
ＭＩＩ０ａ（或いは第１図のスレーブＰＷＭＩ０ａ）と
同じ機能を果す。スイッチ６６と６７が第３図の回路６
５ｂのように閉の位置にある場合、マスターＰＷＭＩＩ
Ｏは第１図のマスターＰＷＭＩＯと同じ機能を果す。回
路６５ａと６５ｂの相違は単にスイッチ６６と６７の位
置だけであることに注意されたい。（回路６５ａと６５
ｂと同一な）付加変換回路が変換回路６５ａと６５ｂに
並列接続されているならば、回路６５ｂのＰＷＭＩＩＯ
が組合せて“マスター”ユニットとして動作するマスタ
ーＰＷＭでしかないように、付加変換回路のスイッチ６
６と６九ま開の位置である。回路６５ａと６５ｂの出力
端子１４７と１４８は端子６８と６９に電力を供給する
ように並列接続されており、各回路６５ａと６５ｂの入
力端子１１５と１１６も並列に接続されているが、図が
乱雑になるのを避けるために第３図には図示されていな
いことに注意されたい。更に回路６５ａと６５ｂが並列
に接続されている場合、回路６５ａの線路１２８は回路
６５ｂの線路１２８に接続されており、回路６５ａの線
路１３１は回路６５ｂの線路１３１に接続されている。

【図面の簡単な説明】

第１図は本発明の簡略ブロック図。 第２図は本発明の一つの特別な具体例の簡略ブロック図
。第３図は並列動作用に接続された（本発明の好適具体
例に従った）２つの電力変換器を示す簡略ブロック図。
１０：マスタｍパルス幅変調手段、１０ａ，・・・…，
１０ｎ；スレーブパルス幅変調手段、１２；クロック手
段、１４，１４ａ，・・・・・・，１４ｎ；導体、２３
；変圧器、２７：帰還信号、２５；整流回路、３３ａ，
……，３３ｎ；積分器、２９ａ，……，２９ｎ；加算回
路、３０ａ，……，３０ｎ；加算回路。 ｄｉ笹小 ＪＦ蟹〃２パ ｄＦ笹◇〆

Claims (1)

1. 【特許請求の範囲】 １ １次直流電圧を２次電圧に変換するためのパルス幅
   変調変換回路であって、該２次電圧の大きさが調整され
   るパルス幅変調変換回路において、（ｎ＋１）個の導体
   １４，１４ａ，……，１４ｎのそれぞれに対称パルス列
   を供給するクロツク手段１２であって、所定の時刻に１
   パルスのみが導体１４，１４ａ，……，１４ｎの１つに
   生じ、ｎが１に等しいか大きい正の整数であるクロツク
   手段１２と； （ｎ＋１）個の導体１４，１４ａ，……
   ，１４ｎの１つの導１４のパルス列と該２次電圧の大き
   さを表す帰還信号２７との双方に応答するマスターパル
   ス幅変調手段１０であって、該１次直流電圧による変圧
   器２３の１次巻線の一部２０を通る電流を制御するマス
   ターパルス幅変調手段１０と； ｎ個のスレーブパルス
   幅変調手段であって、各スレーブパルス幅変調手段が１
   対１の関係にある（ｎ＋１）個の導体１４，１４ａ，…
   …１４ｎの１つの導体１４ａ，……，１４ｎのパルス列
   と出力制御信号３４ａ，……，３４ｎとの双方に応答し
   、該制御信号が該２次電圧の大きさを表す帰還信号２７
   及びマスターパルス幅変調手段１０を通る電荷の大きさ
   とそれぞれのスレーブパルス幅変調手段１０ａ，……，
   １０ｎを通る電荷の大きさの差に基づいており、それぞ
   れが該１次直流電圧による変圧器２３の１次巻線の一部
   ２０ａ，……，２０ｎを通る電流を制御するｎ個のスレ
   ーブパルス幅変調手段１０ａ，……，１０ｎとを具備す
   ることを特徴とするパルス幅変調変換回路。 ２ 該出力制御信号３４ａ，……，３４ｎが：（１）
   マスターパルス幅変調手段１０を通る電流の大きさを表
   す負の信号と（２）制御されているスレーブパルス幅変
   調手段１０ａ，……，１０ｎを通る電流の大きさを表す
   信号の第１代数和が加算回路３０ａ，……，３０ｎによ
   り得られる；該第１代数和が積分手段３３ａ，……，３
   ３ｎにより時間に対して積分される；（１） 結果とし
   て得られる該第１代数和の積分と（２） 該２次電圧の
   大きさを表す信号２７との第２代数和が加算回路２９ａ
   ，……，２９ｎにより得られ、該第２代数和が該出力制
   御信号３４ａ，……，３４ｎとなる手段で発生される特
   許請求の範囲第１項記載のパルス幅変調変換回路。 ３ 該変圧器２３がＹ接続された（ｎ＋１）相の１次巻
   線２０，２０ａ，……，２０ｎとＹ接続された（ｎ＋１
   ）相の２次巻線２４，……，２４ｎを有する特許請求の
   範囲第２項記載パルス幅変調変換回路。 ４ ｎ＝１である特許請求の範囲第１項第２項又は第３
   項記載のパルス幅変調変換回路。 ５ １次直流電圧を２次電圧に変換し、該２次電圧の大
   きさを調整するパルス幅変調変換回路において、 第１
   導体１４に第１対称矩形パルス列を第２導体１４ａに、
   該第１パルス列とは１８０°位相が異なる第２対称矩形
   パルス列を供給するクロツク手段１２と、 該第１導体
   １４の該第１パルス列と該２次電圧の大きさを表す帰還
   信号２７との双方に応答するマスターパルス幅変調手段
   １０であって、該１次直流電圧による変圧器２３の１次
   巻線の第１部分２０を通る電流を制御するマスターパル
   ス幅変調手段と； 該第２導体１４ａの該第２パルス列
   と出力制御信号３４ａとの双方に応答する１個のスレー
   ブパルス幅変手段１０ａであって、該出力制御信号が該
   ２次電圧の大きさを表す帰還信号２７及び抵抗２２にお
   ける電圧降下によって検出された該マスターパレス幅変
   調手段１０を通る電荷と抵抗２２ａにおける電圧降下に
   よって検出された該スレーブパルス幅変調手段１０ａを
   通る電荷の大きさの差によって決定され、該１次直流電
   圧による変圧器２３の１次巻線の第２部分２０ａを通る
   電流を制御するスレーブパルス幅変調手段とを具備する
   ことを特徴とするパルス幅変調変換手段。 ６ 該２次巻線に現われる電圧を整流するために該変圧
   器２３の該２次巻線２４，２４ａに接続され、それによ
   り２つの端子４７，４８に２次直流電圧を発生させる整
   流手段２５と；該２次直流電圧を監視し該２次直流電圧
   の大きさを表す帰還信号２７を供給するための帰還制御
   回路手段２６とを更に含む特許請求の範囲第５項記載の
   パルス幅変調変換回路。 ７ 該出力制御信号３４ａが（１） 該マスターパルス
   幅変調手段１０を通る電流を表す負の信号と（２） ス
   レーブパルス幅変調手段１０ａを流れる電流を表す信号
   との第１代数和が行なわれ；（１） 結果として生じる
   該第１代数和の積分と（２） 該２次直流電圧の大きさ
   を表す信号２７との第２代数和が行なわれ、その結果と
   して発生された信号が出力制御信号３４ａである手順で
   発生される特許請求の範囲第６項記載のパルス幅変調変
   換回路。 ８ 該マスターパルス幅変調手段１０の構成と該スレー
   ブパルス幅変調手段１０ａの構成とが同一である特許請
   求の範囲第５項、第６項又は第７項記載のパルス幅変調
   変換回路。