JPS6079455A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS6079455A JPS6079455A JP18820683A JP18820683A JPS6079455A JP S6079455 A JPS6079455 A JP S6079455A JP 18820683 A JP18820683 A JP 18820683A JP 18820683 A JP18820683 A JP 18820683A JP S6079455 A JPS6079455 A JP S6079455A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- common bus
- common
- control signal
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、情報処理装置におけるバス制御方式％式％
従来バス制御方式、特に共通バスの制御方式では、ｍｌ
図に示すように一つの共通ノくスに主記憶１ 装置（以
下ＭＭＵ）、バスコントローラ、演算処理装置（以“下
ＥＰＵ）および入出力制御装置（以下ｌ０Ｐ）等が多数
接続されている。
図に示すように一つの共通ノくスに主記憶１ 装置（以
下ＭＭＵ）、バスコントローラ、演算処理装置（以“下
ＥＰＵ）および入出力制御装置（以下ｌ０Ｐ）等が多数
接続されている。
この方式は一般に多くの前記装置類を容易に接続できる
。接続装置類が少ない場合、すなわちノ（ス長が短い場
合には、問題ない。しかし接続装置類が多くなるに従い
バス長が長くなムこれに伴ないバス信号の反射等による
波形のなまシも含めた遅延時間が増加し、バス転送速度
の低下を招くという欠点がある。
。接続装置類が少ない場合、すなわちノ（ス長が短い場
合には、問題ない。しかし接続装置類が多くなるに従い
バス長が長くなムこれに伴ないバス信号の反射等による
波形のなまシも含めた遅延時間が増加し、バス転送速度
の低下を招くという欠点がある。
しかもこの遅延時間の増加はバス上のバス転送を必要と
する２装置間の距離が大きい場合はもちろん小さくても
同じである。
する２装置間の距離が大きい場合はもちろん小さくても
同じである。
第１図を参照すると、装置間距離の小さいＭＭＵ １と
ＢＰＵ３との間のバス転送が頻繁で、かつ装置間距離の
大きいＭＭＵｌとｌ０Ｐｎ６と間のバス転送がほとんど
ない場合でも、ＭＭＹｉとＥＰＵ３とのバス転送速度が
低下するので、システム全体のＥＰＵ３との間で行なわ
ルるバス転送速度を必要としなくても、存在するだけで
バス長延長に寄与し、システム全体のバス転送速度を低
下させることに層目すべきである。
ＢＰＵ３との間のバス転送が頻繁で、かつ装置間距離の
大きいＭＭＵｌとｌ０Ｐｎ６と間のバス転送がほとんど
ない場合でも、ＭＭＹｉとＥＰＵ３とのバス転送速度が
低下するので、システム全体のＥＰＵ３との間で行なわ
ルるバス転送速度を必要としなくても、存在するだけで
バス長延長に寄与し、システム全体のバス転送速度を低
下させることに層目すべきである。
発明の目的
本発明の目的は上述の欠点を除去し、バス長姑長に伴な
う性能低下を最小限に抑えることのできるバス側斜方式
を提供することにある。
う性能低下を最小限に抑えることのできるバス側斜方式
を提供することにある。
発明の構成
本発明の方式は、主記憶装置と、
少なくとも１つの演算処理装置と、
複数の入出力制御装置と、
前記主記憶装置、前記演算処理装置および前記複数の入
出力制御装置゛のうち少なくとも一部が共通に接続さｎ
る第１の共通バスと、 この第１の共通バスに接続さｎる中継レジスタと、 この中継レジスタおよび前記複数の入出力制御装置のう
ちの残りが共通に接続される第２の共通バスと、 前記第１の共通バスに接続さｎた任意の装置から前記第
２の共通バスに接続さｎた任意の入出力制御装置に対し
情報の転送を行なうため前記第２の共通バス活性化用第
１の制御信号を伝送する第１の制御信号線と、 前記第２の共通バスに接続さ扛た入出力制御装置の１つ
から前記ｉ１の共通バスに接続さ扛た任意の装置に対し
情報の転送を行なうため前記Ｍｌの共通バス活性化用第
２の制御信号を伝送する第２の制御信号線とを備え、 バスの使用権割当に対応して前記Ｍｌおよび第２の制御
信号を制御することを特徴とする。
出力制御装置゛のうち少なくとも一部が共通に接続さｎ
る第１の共通バスと、 この第１の共通バスに接続さｎる中継レジスタと、 この中継レジスタおよび前記複数の入出力制御装置のう
ちの残りが共通に接続される第２の共通バスと、 前記第１の共通バスに接続さｎた任意の装置から前記第
２の共通バスに接続さｎた任意の入出力制御装置に対し
情報の転送を行なうため前記第２の共通バス活性化用第
１の制御信号を伝送する第１の制御信号線と、 前記第２の共通バスに接続さ扛た入出力制御装置の１つ
から前記ｉ１の共通バスに接続さ扛た任意の装置に対し
情報の転送を行なうため前記Ｍｌの共通バス活性化用第
２の制御信号を伝送する第２の制御信号線とを備え、 バスの使用権割当に対応して前記Ｍｌおよび第２の制御
信号を制御することを特徴とする。
発明の実施例
次に本発明について図面を参照して詳細に説明する。
第２図を参照すると、本発明の一実施例は。
ＭＭＵＩ、バスコントローラ２．ＥＰＵ３．．１０ＰＯ
４゜こ几ら装置１−４と接続される第１の共通バス７゜
ｌ０ＰＩ ５． ・ ｌ０Ｐｎ６． こｎら装置５−６
と接続さｎる第２の共通バス８．第１の共通バス７およ
び第２の共通バス８に接続される中継レジスタ９．ＥＰ
Ｕ３．ｌ０ＰＯ４，ｌ０Ｐ１５およびｌ０Ｐｎ６からの
バス使用権要求信号をバスコントローラ２に伝送するバ
ス使用権要求信号線１０゜およびＭＭＵｌからのバス使
用権要求信号をバスコントローラ２に伝送するバス使用
権要求信号線１１から構成されている。
４゜こ几ら装置１−４と接続される第１の共通バス７゜
ｌ０ＰＩ ５． ・ ｌ０Ｐｎ６． こｎら装置５−６
と接続さｎる第２の共通バス８．第１の共通バス７およ
び第２の共通バス８に接続される中継レジスタ９．ＥＰ
Ｕ３．ｌ０ＰＯ４，ｌ０Ｐ１５およびｌ０Ｐｎ６からの
バス使用権要求信号をバスコントローラ２に伝送するバ
ス使用権要求信号線１０゜およびＭＭＵｌからのバス使
用権要求信号をバスコントローラ２に伝送するバス使用
権要求信号線１１から構成されている。
前記バスコントローラ２はＭＭＵｌを含む各装置１−６
からバス使用権要求信号線ｌＯおよび１１を介して与え
らｎるバス使用権要求信号を受け取り、所定のルールに
よりバス使用権の優先順位を決定し、その時点での最高
優先順位の装置に対しバス使用権を与える。
からバス使用権要求信号線ｌＯおよび１１を介して与え
らｎるバス使用権要求信号を受け取り、所定のルールに
よりバス使用権の優先順位を決定し、その時点での最高
優先順位の装置に対しバス使用権を与える。
次に第２図の中継レジスタ９の構成を第３図を用いて詳
細に説明する。
細に説明する。
第３図を参照すると、前記中継レジスタ９は端子３１，
３２，３３および３４，７リツプフロツプ３５および３
６．バスドライバ３７−１および３７−２．およびバス
ドライバ３８−１および３８−２から構成されている。
３２，３３および３４，７リツプフロツプ３５および３
６．バスドライバ３７−１および３７−２．およびバス
ドライバ３８−１および３８−２から構成されている。
前記端子３１は、第１の共通バスへ接続さル、前記端子
３２は第２の共通バスへ接続さする。前記端子３３はｍ
ｌの制御信号の受信端子、同様に前記端子３４は第２の
制御信号の受信端子である。
３２は第２の共通バスへ接続さする。前記端子３３はｍ
ｌの制御信号の受信端子、同様に前記端子３４は第２の
制御信号の受信端子である。
フリップフロップ（以下Ｆ／Ｆ ） ３５は第１の共通
バス７から第２の共通バス８ヘバス転送するときの中継
レジスタであ、９．Ｆ／Ｆ３６は第２の共通バス８から
ｉｆの共通バス７ヘバス転送するときの中継レジスタで
ある。各々第１の共通バス７と第２の共通バス８との間
にまたがるバス転送のときバス上の情報を貯える役目を
果たす。
バス７から第２の共通バス８ヘバス転送するときの中継
レジスタであ、９．Ｆ／Ｆ３６は第２の共通バス８から
ｉｆの共通バス７ヘバス転送するときの中継レジスタで
ある。各々第１の共通バス７と第２の共通バス８との間
にまたがるバス転送のときバス上の情報を貯える役目を
果たす。
ｉｌの制御信号は第１の共通バス７から第２の共通バス
８へのバス転送を活性化するための信号で、第１の共通
バス７から第２の共通バス８へのバス転送時、真にして
トライステートのバスドライバ３７−１．および３７−
２’（ｊイネーブルさせる。
８へのバス転送を活性化するための信号で、第１の共通
バス７から第２の共通バス８へのバス転送時、真にして
トライステートのバスドライバ３７−１．および３７−
２’（ｊイネーブルさせる。
一万第２の共通バス８から、第１の共通バス７へのバス
転送時は偽にして、バスト２イパ３７−１．および３７
−２をディスイネーブルさせる。
転送時は偽にして、バスト２イパ３７−１．および３７
−２をディスイネーブルさせる。
第２の制御信号は第２の共通バス８から第１の共通バス
７へのバス転送を活性化するための信号で、第２の共通
バス８から第１の共通バス７へのバス転送時、真にして
トラフステートのバスドライバ３８−１および３８−２
をイネーブルさせる。
７へのバス転送を活性化するための信号で、第２の共通
バス８から第１の共通バス７へのバス転送時、真にして
トラフステートのバスドライバ３８−１および３８−２
をイネーブルさせる。
一方第１の共通バス７から第２の共通バス８へのバス転
送時は偽にしてバスドライバ３８−１および３８−２を
ディスイネーブルさせる。
送時は偽にしてバスドライバ３８−１および３８−２を
ディスイネーブルさせる。
第２図において、バス使用権割当の結果、たとえばＭＭ
Ｕｌからｌ０Ｐ１５に対してバス転送が必要になった時
は、第１の制御信号を真、第２の制御信号を偽とするこ
とによって所望のバス転送が可能になる。また、ｌ０Ｐ
ｎ６からＭＭＵ １に対してバス転送が必要になった時
には第２の制御信号を真、第１の制御信号を偽にするこ
とによシ所望のバス転送が可能になる。
Ｕｌからｌ０Ｐ１５に対してバス転送が必要になった時
は、第１の制御信号を真、第２の制御信号を偽とするこ
とによって所望のバス転送が可能になる。また、ｌ０Ｐ
ｎ６からＭＭＵ １に対してバス転送が必要になった時
には第２の制御信号を真、第１の制御信号を偽にするこ
とによシ所望のバス転送が可能になる。
さて、第２図の中継レジスタ９の位置はＭｌの共通バス
７に接続されるＭＭＵｌ、ＥＰＵ３゜ｌ０ＰＯ４など必
要最低限のしかも高いバス転送速度を必要とする装置類
の性能を最大限に引出すような場所（バス長）に設定す
る。
７に接続されるＭＭＵｌ、ＥＰＵ３゜ｌ０ＰＯ４など必
要最低限のしかも高いバス転送速度を必要とする装置類
の性能を最大限に引出すような場所（バス長）に設定す
る。
こうして第１の共通バスに接続さｎる装置間のバス転送
を、第２の共通バスに接続される装置に影響されること
なく高速に実行できる。
を、第２の共通バスに接続される装置に影響されること
なく高速に実行できる。
本発明によ扛ば、第１の共通バス７と第２の共通バス８
とを中継レジスタ９を介して接続し、第１の共通バス７
に接続さｎた任意の装置から第２の共通バス８に接続さ
れた入出力制御装置に対し、データの転送を行なうため
、第２の共通バス３２を活性化するｍｌの制御信号を有
し、かつ第２の共通バス８に接続さｎた入出力制御装置
４，５゜および６の１つからｉｌの共通バス７に接続さ
ｎた任意の装置に対しデータの転送を行なうため、ｉｌ
の共通バス７を活性化する第２の制御信号を有し、バス
の使用権割当２に対応して前記制御信号を制御すること
によって、バス長延長に伴なう性能低下を最小限に抑え
ることが可能である。
とを中継レジスタ９を介して接続し、第１の共通バス７
に接続さｎた任意の装置から第２の共通バス８に接続さ
れた入出力制御装置に対し、データの転送を行なうため
、第２の共通バス３２を活性化するｍｌの制御信号を有
し、かつ第２の共通バス８に接続さｎた入出力制御装置
４，５゜および６の１つからｉｌの共通バス７に接続さ
ｎた任意の装置に対しデータの転送を行なうため、ｉｌ
の共通バス７を活性化する第２の制御信号を有し、バス
の使用権割当２に対応して前記制御信号を制御すること
によって、バス長延長に伴なう性能低下を最小限に抑え
ることが可能である。
発明の効果
本発明には、第１の共通バスと第２の共通バスを中継レ
ジスタを介して接続して、第１の共通バスと第２の共通
バス間の転送を制御する制御信号１．２を設け、バスの
使用権割当てに対応してこの信号を制御することによっ
て、バス長延長に伴なう性２能低下を最小限に抑えるこ
とができるという効果がある。
ジスタを介して接続して、第１の共通バスと第２の共通
バス間の転送を制御する制御信号１．２を設け、バスの
使用権割当てに対応してこの信号を制御することによっ
て、バス長延長に伴なう性２能低下を最小限に抑えるこ
とができるという効果がある。
ｍ１図は従来のバス方式を示す図、第２図は本発明の一
実施例を示す図および第３図は第２図の一実施例の中継
レジスタの詳細な構成を示す図である。 第３図において、３１・旧・・第１の共通バスへ接続さ
れる端子、−３２・・・・・・第２の共通バスへ接続さ
れる端子、３３・・・・・・ｍｌの制御信号受信端子、
３４・・・・・・第２の制御信号受信端子、３５．３６
・・・・・・フリップフロップ、３７−１．３７−２．
３８−１゜３８−２・・・・・・バストライバ。
実施例を示す図および第３図は第２図の一実施例の中継
レジスタの詳細な構成を示す図である。 第３図において、３１・旧・・第１の共通バスへ接続さ
れる端子、−３２・・・・・・第２の共通バスへ接続さ
れる端子、３３・・・・・・ｍｌの制御信号受信端子、
３４・・・・・・第２の制御信号受信端子、３５．３６
・・・・・・フリップフロップ、３７−１．３７−２．
３８−１゜３８−２・・・・・・バストライバ。
Claims (1)
- 【特許請求の範囲】 主記憶装置と、 少なくとも１つの演算処理装置と、 複数の入出力制御装置と、 前記主記憶装置、前記演算処理装置、および員記複数の
入出力制御装置のうち少なくとも一部力共通に接続され
るｉｌの共通バスと、 この第１の共通バスに接続さｎる中継レジスｊと、 この中継レジスタおよび前記複数の入出力側全装置のう
ちの残りが共通に接続さ１する第２の共！バスと、 前記第１の共通バスに接続さ■た任意の装置力ら前記第
２の共通バスに接続さｎた任意の入出プ告１１和唄也ミ
（むｆマ四１」書☆μσ）麩；護シ行外 ら介にへ前信
Ｐ円九５の共通バス活性化用第１の制御信号を伝送する
第１の制御信号線と。 前記第２の共通バスに接続された入出力制御装置の１つ
から前記第１の共通バスに接続さｆ′した任意の装置に
対し情報の転送を行なうため前記ｍｌの共通バス“活性
化用ｍ２の制御信号を伝送する第２の制御信号線とを備
尤 バスの使用権割当に対応して前記第１および第２の制御
信号を制御することを特徴とするノくス制御 御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18820683A JPS6079455A (ja) | 1983-10-07 | 1983-10-07 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18820683A JPS6079455A (ja) | 1983-10-07 | 1983-10-07 | バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6079455A true JPS6079455A (ja) | 1985-05-07 |
| JPH0113575B2 JPH0113575B2 (ja) | 1989-03-07 |
Family
ID=16219625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18820683A Granted JPS6079455A (ja) | 1983-10-07 | 1983-10-07 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079455A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0314193U (ja) * | 1989-06-27 | 1991-02-13 |
-
1983
- 1983-10-07 JP JP18820683A patent/JPS6079455A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0113575B2 (ja) | 1989-03-07 |
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