JPS6079561A - Ｄａｄプレーヤにおける信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はＤＡＤ　（ディジタルオーディオディスク）
プレーヤにおいて用いられるデータ書込み回路に関する
。

〔背景技術〕

この発明は、主にＤＡＤプレーヤの一種であるＣＤ（コ
ンパクトディスク）プレーヤにおいて用いられる。そこ
で、以下にＣＤシステムの概略を述べる。なお、ＣＤシ
ステムにおいては、周知のように、リードソロ′［ン符
号とクロスインタリーブの手法を組合わせたＣＩＲＣ’
（Ｃｒｏｓｓ　Ｉｎｔｅｒｌｅａｖｅ　Ｒｅｃｄ　−Ｓ
　ｏｌｏｍｏｎ　Ｇ　ｏｄｅ　）による誤り訂正方法が
用いられている。

第１図、第２図は各々ディスクへデータを書込む書込み
回路の概念図およびディスクがら読出されたデータを処
理する処理回路の概念図である。

第１図において符号Ｌ６ｎ　、Ｒ６ｎ　、・・・川、Ｒ
６ｎ＋５は各々１６ビツトの音楽信号データであり、各
音楽信号データは８ビツトのシンボルＷ１２ｎ。

Ａ、Ｗｌ　２ｎ　、Ｂ、−・・−・−１Ｗ１２ｎ　＋１
１．８単位で処理される。合計２４のシンボルＷ１２ｎ
　。

Ａ・・・・・・は、まず遅延部Ｄ　Ｉｙｌにおいて選択
的に２デイレイタイム遅延され、次いで、クロス部Ｑｌ
。

Ｓｌにおいて順序が入れ替えられ、次いで、パリティ回
路Ｐａ　１によりリードソロモン符号法に基づく誤り検
出用のシンボルＱ１２ｎ−Ｑ１２ｎ＋３（各８ヒツト）
が付加される。そして、このシンボルＱ１２ｎ〜Ｑ１２
ｎ＋３の付加により合計２８どなったシンボルは、遅延
部Ｄ　ｌｙ２におい−（再び遅延される（インタリーブ
）。なお、この遅延部ｏ１．ｙ２において、Ｑ−４デイ
レイタイムである。次に、パリティ回路Ｐａ　２におい
て、再びリードソロモン符号法に基づくデータ誤り検出
用のシンボルＰ　１２ｎ〜Ｐ　１．２ｎ　−１−３（各
８ピツｔ”　）が付加され、合計３２シンボルとなり、
この３２シンボルが遅延部Ｄ　ｌｙ３において選択的に
１デイレイタイム遅延され、そして、データ誤り検出用
のシンボルＰ、Ｑがインバータにより反転され、ディス
ク書込み用のデータ群ＤＷＤが形成される。

このデータ群ＯＷＯは図の上方のシンボルから順次Ｅ　
ＦＭ　（Ｅ　ｉｇｌ　ｔｏ　Ｆｏｕｒｔｅｅｎ　Ｍｏｄ
ｕｌａｔｉｏｎ　）変調され、ディスクに書込まれる。

第３図は各シンボルがディスクに記録された状態を示づ
図であり、この図において、５ＹＮＣはディスク書込み
の際付加される同期パターン、ＷＯ−Ｗ２３は音楽信号
データに対応覆るシンボル、ＱＯ〜Ｑ３．ＰＯ−Ｐ３は
各々誤り訂正用のシンボルである。そして、図に示ＴＩ
　Ｓ　Ｙ　Ｎ　Ｃ−Ｐ　３までが誤り訂正のＩＣめの処
理単位となり、フレームＦ「ど称される。また、シンボ
ルが１デイレイタイム遅延されると、遅延がされなかっ
た場合に占込まれるぺさフレームＦｒの次のフレームＦ
ｒに書込まれることにムる。

次にデータ再生時においては、ディスクから読出された
データがＥＦＭ復調回路によって復調され、ディスク書
込み時のデータ群［）ＷＤに戻される。このｒ−タ群１
）　Ｗ　Ｄの各シンボルは、まず、第２図に示す遅延部
Ｄ　Ｉｙ４によって選択的に１デイレイタイム遅延され
、これにより、第１図に、１３ける遅延部Ｄ　Ｉｙ３に
基づくシンボルの時間的ずれが補正される。そして、誤
り検出用シンボルＰ。

Ｑはインバータを介して、他のシンボルシよ直接Ｃ１デ
コード回路ＣＩ　ｄｅｃへ供給される。Ｃ１デコード回
路Ｃ４ｄｅｃは、各シンボルに基づいてシンドロームを
算出し、算出したシンドロームからリードソロモン符号
法に基づいて誤りシンボルを検出しくシンボルＰに基づ
く誤り検出）、同シンボルの訂正を行って出力する。Ｃ
１デコード回路Ｃｉ　ｄｅｃから出力された各シンボル
は、遅延部Ｄ１ｙ５によって遅延され、これにより、第
１図における遅延部Ｄｌｙ２に基づくシンボルの時間的
ずれが補正され、Ｃ２デコード回路Ｃ２ｄｅｃへ供給さ
れる。Ｃ２デコード回路Ｃ２ｄｅｃはＣ１デコード回路
Ｃ１ｄｅＣと全く同様にして誤りシンボルの検出および
訂正を行い（シンボルＱに基づく誤り検出）、訂正済の
シンボルを出力する。出力された各シンボルはクロス部
ＣｌＯ３２において順序が入れ替えられ、これにより第
１図のクロス部ＣｌＯ３１による入替えが元に戻される
。次いで、遅延部Ｄ１ｙ６において選択的に２シンボル
タイム遅延され、これにより第１図の遅延部ＤＩＶＩに
よるシンボルの時間的ずれが補正され、音楽信号データ
［６１１・・・・・・Ｒ６ｎ＋５に戻される。そして、
これらの音楽信号データし６０・・・・・・Ｒ６ｎ＋５
が順次ＤＡＣへ供給されてアナログ信号に変換され、ス
ピーカから音楽信号として発音される。

以上がＣＩＲＣによる誤り検出方法を適用したＣＤシス
テムの概略である。なお、上述した概念図においては、
シンボル記憶用のメモリが示されていないが、実際には
ディスクから読出された各シンボルが−Ｈメモリに記憶
され、第２図の各処理（遅延処理も含む）は上記メモリ
内のシンボルを読出して行われる。

〔発明の目的〕

この発明は、ディスクから読出されｌ〔音楽信号データ
（シンボル）の、メモリへの書込みを、最小限のハード
ウェア描成によって行うことができるデータ書込み回路
を提供することを目的としている。

〔発明の特徴〕

この発明は、復調された音楽信号データを一時記憶覆る
バッファレジスタと、前記バッファレジスタ内に前記音
楽信号データが記憶された場合に第１の信号を出力する
回路と、１フレーム処理サイクル内において、１フレー
ムＦｒに含まれるデータ数より多い数のパルス信号を出
力するタイミング制御回路と、前記第１の信号および前
記パルス信号が共に出力された時点で前記バッファレジ
スタ内の音楽信号データを前記メモリに書込む回路とを
有することを特徴としている。

〔実施例の説明〕

第４図はこの発明の一実施例によるデータ書込み回路を
適用したＣＤプレー１７の要部の構成を示づブロック図
である。この図に示すＣＤプレーヤは第３図に示すフォ
ーマットによってディスクに書込まれたシンボルＷＯ〜
Ｗ２３を音楽信号として再生するもので、第２図に示す
各処理を具体化したものである。まず、第４図の概略説
明から行う。〔第４図の概略〕 第４図において、信号ＩＮＦはディスクがら光学系を介
して読出され１〔信号（ＥＦＭ変調された信号）であり
、この信号Ｉ　Ｎ　Ｐは受信回路２へ入ツノされる。受
信回路２は、信号Ｉ　Ｎ　＋）に含まれる同期パターン
５ＹＮＣに基づいてＥ−ＦＭフレーム同期信号ＶＦＳＹ
ＮＣを作成してアドレス制御回路１へ出力し、また、信
号ＩＮＦの同期パターン５ＹＮＣを除く各データビット
を各々ＥＦＭ復調回路３へ出力し、また、仁＠ＩＮＰが
らＥＦＭクロックパルスφ０を再生してＥＦＭ復調回路
３およびバッフルレジスタ４へ出力し、また、各シンボ
／Ｌ、ＷＯ〜Ｗ２３．ＱＯ〜Ｑ３．ＰＯ〜Ｉ−）３（７
）先頭においてシンボル同期信号ＤＳＹをバッファレジ
スタ４へ出力する。なお、実際にはＥＦＭクロックパル
スφ０として１８０°位相の異なるクロスパルスφＯａ
、φｏｂが各々作成されるが、ここではこれらをまとめ
てφ。で示している。ＥＦＭ復調回路３はＥＦＭ変調さ
れた１シンボル−１４ビットのヂＩ７ンネルビツ１〜を
もとの１シンボル＝８ビツトのシンボルに復調し、バッ
ファレジスタ４へ順次直列に出力する。バッフ７レジス
タ４はＥＦＭ復調回路３から供給されるシンボルを一時
記憶するレジスタであり、ＥＦＭ復調回路３か凡ら出力
される直列データを並列データに変換する直−並変挽回
路および複数のレジスタを有して構成され、その出力が
グー１−回路７へ供給される。

書込み制御回路５は、バッファレジスタ４の書込みおよ
び読出しを制御する回路であり、アドレス制御回路８か
ら制御信号ＥＦＭＤが供給された場合に、制御信号ＷＥ
をＲＡＭ（ランダムアクセスメモリ）６のリード／ライ
ト制御端子Ｒ／Ｗおよびゲート回路７の制御端子へ各々
出力する。これにより、ＲＡ　Ｍ　６が書込み可能状態
になると共に、ゲート回路７が開状態となり、バッファ
レジスタ４内のデータがゲート回路７およびＲＡＭ６の
書込み用データバスＤＡＢＳ１を介してＲＡＭ６へ供給
され、アドレス制御回路１から出力されているアドレス
内に書込まれる。また、この書込み制御回路５はバッフ
ァレジスタ４内のデータがＲＡＭ６へ出力された時点で
制御信号ＶＳＹＭＢをアドレス制御回路１へ出力する。

ＲＡＭ６はディスクから読出された各シンボルＷ　Ｏ〜
Ｗ　２３　、　Ｑ　Ｏ＝　Ｑ　３　、　Ｐ　Ｏ”−Ｐ　
３　Ｊ３　、に　？ＬＦ後述するフラグが記憶される２
にバイトのメモリである。第４図に示ずＣ’Ｄプレーヤ
は前述したように第２図に示す各処理を行うものである
が、図に示す各処理の内、遅延部Ｄ　ｌｙ４、Ｄ　Ｉｙ
５、Ｄ　ｌｙ６による遅延処理はこのＲＡＭ６を用いて
行われる。

すなわち、このＲＡＭ６には各シンボルの遅延量に対応
する数のシンボルが記憶される。例えば、シンボルＷＯ
については２７Ｄ　（１０８）の遅延が必要であり、し
たがってＲＡＭ６には過去に遡って１０９　（１０８＋
１）個以上（実際には１１９個）のシンボルが記憶され
る。そして、ｃ２デコード時には１０８フレーム前に記
憶されたシンボルＷ　Ｏが用いられる。他のシンボルに
ついても同様である。

アドレス制御回路１はシンボルＷｏ〜ｗ２３゜ＱＯ−Ｃ
３，ＰＯ〜Ｐ３をＲＡＭ６へ書込む際の由込みアドレス
、Ｃ１デコード、０２デ」−ドを行う際に必要となるシ
ンボルのＲＡＭ６がらの読出しアドレス、ＲＡＭ６内の
シンボルＷＯ−Ｗ２３（但し、この場合のＷＯ〜Ｗ２３
はＤ　Ｉｙ４〜Ｄｌｙ６．　Ｃ１ｏｓ　２を考慮した後
のシンボルである）をＤＡＣ（ディジタル／アナログコ
ンバータ；図示略）へ出力゛する際の読出しアドレス等
を作成し、アドレス信号ＡＤＳとしてＲＡＭ６のアドレ
ス端子△Ｄへ出力する回路であり、詳細は後述する。

データ誤り検出・訂正回路８はＣ１デコードおよびＣ２
デコードを行う回路である。すなわち、まず、Ｃ１デコ
ード時にＪ３いては、ＲＡＭ６からアドレス制御回路１
の制御の下に順次読出されるシンボルＷＯ〜Ｗ２３．Ｑ
Ｏ−Ｑ３．ＰＯ〜Ｐ３（但し、この場合はＤ　Ｉｙ４を
考慮した後のシンボルである）を読込み、読込んだ各シ
ンボルに基づいてシンドローム５ｏ−３３を棹出し、算
出したシンドローム５ｏ−８３に基づいてデータ誤りの
有無、単−誤りの有無、二重誤りの有無、あるいは三重
誤り以上の誤りの有無を各々検出づる。そして、データ
誤りが無い場合はフラグＥＯとしてｔ＊　１　ｕをエラ
ーフラグ判定回路１０へ出力し、単−誤りがあった場合
はフラグＥ１として１゛を出ツノし、二重誤りがあった
場合はフラグ［２どして′１゛を出力し、三重誤り以上
があった場合は、フラグＮＥ２として“１−°を出力り
る。まＩ（、単−誤りがあった場合、例えばシンボルＷ
ｊのみが誤っていた場合は、そのシンボルＷｊの位置を
承りデータｊをアドレス４制御回路１へ出力し、二重誤
りがあった場合、例えばシンボルＷｋ　、Ｗｌが誤って
いた場合は、その誤りシンボルＷｋ　、　Ｗｌの位置を
示１データに、Ｉを各々アドレス制御回路１へ出力する
。この場合、アドレス制御回路１はデータｊ、に、Ｉの
各々に基づいて誤りシンボルｗｊ、ｗｋ、ｗ＋のアドレ
スを作成し、ＲＡＭ６へ出力する。これにより、ＲＡＭ
６がらシンボルＷｊ　、Ｗｋ　、Ｗｌが各々読出される
。データ誤り検出・訂正回路８はシンボルＷｊ、Ｗｋ、
Ｗｌを読込み、その訂正を行い、正しいシンボルｗｊ。

Ｗｋ　、　Ｗｌ　トシＴ：データハスＤＡＢＳ　’Ｉ　
ヘ出カーする。この時、アドレス制御回路１は再びシン
ボルＷｊ　、Ｗｋ　、ＷｌのアドレスをＲＡＭ６へ出力
づる。これにより、ＲＡＭ５内の誤りシンボルの訂正が
行われる。

Ｃ２デ」−ド時においても、上記と全く同様の動作が行
われる。但し、Ｃ１デコード時にデータ誤り検出・訂正
回路８に読込まれるシンボルはＷＯ〜Ｗ２３．ＱＯ〜Ｑ
３．ＰＯ−Ｐ３の合計３２個であるが、Ｃ２デコード時
に読込まれるシンボルはＷＯ〜Ｗ２３．ＱＯ〜Ｑ３の合
に１２８個である（第２図参照）。また、このデータ誤
り検出・訂正回路１ににおいては、音楽信号データＷＯ
〜Ｗ２３と、誤り訂正用データＱＯ−Ｑ３．ＰＯ〜Ｐ３
とが区別されない。すなわち、これら誤り訂正用データ
ＱＯ−Ｑ３．ＰＯ−Ｐ３の誤りをも検出することができ
る。

エラーフラグ判定回路１０は、まずＣ１デコード時にデ
ータ誤り検出・訂正回路８から出ノｊされるフラグＥＯ
−Ｅ２．ＮＥ２に基づい゛ＵＣ１フラグを作成し、デー
タバスＤＡＢＳ２へ出ツノする。

この時、アドレス制御回路１はＣ１フラグ書込み位置を
示すアドレス信号ＡＤＳをＲＡＭ６へ出力する。ここで
、０１フラグとは、Ｃ１デ」−ド済のシンボルＷＯ−Ｗ
２３．ＱＯ〜Ｑ３．ＰＯ−Ｐ３中に誤りシンボルが含ま
れている可能性が大きい場合に″１″、可能性が小さい
場合に０°゛となるフラグである。次にこのエラーフラ
グ判定回路１０は、データ誤り検出・訂正回路８が０２
デコードを行っている際、アドレス制御回路１の制御の
下にＲＡＭ６から読出される０１フラグを入力し、この
０１フラグと、Ｃ２５’コード時にデータ誤り検出・訂
正回路８から出力されるフラグＥＯ〜Ｅ２．ＮＥ２とに
基づいて、０２フラグを作成し、データバスＤＡＢＳ２
へ出力づる。この時、アドレス制御回路１はＣ２フラグ
の潟込み位置を示すアドレス信号ＡＤＳをＲＡＭ６へ出
力づる。

ここで、０２フラグとは、各シンボルＷＯ〜Ｗ２３が未
訂正か否か（正確には、訂正されていない確率が相当高
いか否か）を示すフラグであり、未訂正のシンボルに対
応してＲＡＭ６に′１°°が書込まれる。

フラグ検出回路１１は、上述した０２フラグをチェック
覆る回路である。すなわち、上述したＣ１．Ｃ２デコー
ドが終了すると、ＲＡＭ６内のシンボルＷＯ〜Ｗ２３が
、０２フラグと共にアドレス制御回路１の制御の下に順
次読出され、データバスＤＡＢＳ２に出力され、パラレ
ル／シリアル変換回路１２へ供給される。この時、フラ
グ検出回路１１は、シンボルＷＯ〜Ｗ２３に各々（＝Ｊ
加された０２フラグをヂエックし、そのシンボルＷＯ〜
Ｗ２３が未訂正か否かの判断を行い、未訂正の場合に制
御信号ＴＥＩを補正回路１３へ出力する。

補正回路１３はパラレル／シリアル変換回路１２から出
力されるデータが未訂正データであるか否かを制御信号
ＴＥＩに基づいて検知し、未訂正でなければそのまま出
力し、未訂正であった場合は、直線補間あるいは前置保
持の手法でデータ補正を行い、シリアル／パラレル変換
回路１７Ｉへ出力づる。シリアル／パラレル変換回路１
４は、補正回路１３から出力されるシリアルデータをパ
ラレルデータに変換し、ＤＡＣ（図示略）へ出力づる。

このＤＡＣの出力がスピーカ等へ供給されて、音楽信号
が発生づ−る。また、タイミング制御回路１５は水晶振
動子１５ａに基づいてクロッパルスφを発生し、また、
このクロックパルスφをタイムベースと覆る各種の制御
信号を発生し、り］」ツクパルスφど共に’Ａ　Ｅ各部
へ出力覆る。

以上が第４図に示？ｌＣＤプレー１７の概略て・・ある
。

次に、バッファレジスタ４　Ｊ３よび占込み制御回路５
の詳細を説明づる。。

〔バッファレジスタ４、古込み制御回路５の詳細〕第５
図はバッフ７レジスタ４および書込制御回路５の構成を
示タブロック図である。

この図において４８は、ＦＦＭ復調回路３がら供給され
る信号を、ｌｉ°１次シフ１〜しつつ記憶づる８ビツト
のシフトレジスタであり、ＥＦＭり【−１ツタパルスφ
０に同期してシフト動作を行う。４ｂはシフ１〜レジス
タ４ａの各ピッ１〜出ツノを後述するタイミングでラッ
チするラッチ部であり、データの直−並列変換を行う。

４ｃ　、　４ｄ　、　４．ｃは各々ラッチ部／Ｉｂの出
力が適宜転送される第１、第２、第３段バッファであり
、各々はレジスタＲと、ＡアゲートＯＲと、２個のアン
ドゲートΔＮａ、ＡＮｂから成るバッファユニットが８
ｖＡ並１ｊＩＪに設番づられる構成になっている。なお
、アンドゲートの入力線（直線）上のＯ印は、各々入力
端を表わし、また、以下の説明においては、各アンドゲ
ートにつき図面左のＯ印から順に、第１、第２・・・入
力端と呼ぶことにする。そして、−Ｆ述した第１、第２
、第３段バッファ４０　、４ｄ　、　４．ｅ内の各レジ
スタＲ，Ｒ・・・・・・はずべて、アドレス制御回路１
から供給される内部クロックパルスφの立上り時に、そ
の内容の出力が行なわれる。次に、５ａはタイミング生
成部であり、ＥＦＭクロックパルスφ０に同期して動作
する第１タイミング発生部５ａ−１と、内部クロックパ
ルスφに同期して動作する第２タイミング発生部５ａ−
２とから成っている。

第１タイミング発生部５ａ−ｉは受信回路２から供給さ
れるシンボル同期信号ＤＳＹを８ビット遅延してラッチ
信号ｒｕを作成１−るとともに、タイミング信号Ｔ’　
（第６図（ハ）参照）を第２タイミング発生部５ａ−２
へ供給づる。第２タイミング発生部５ａ−２はタイミン
グ信号Ｔ′が供給されると所定時間軒過後にタイミング
信琢Ｔを出力するよう＜（二なっている。また、ＡＮ１
〜△Ｎ９は各々アユノドゲート、ＯＦで１〜ＯＲ４は各
々Δアゲート、ｌｏおよびＲ１〜Ｆで３は各々レジスタ
である。

この場合、レジスタＬＯ，Ｒ＋〜Ｒ３はＪへて内部り］
」ツクパルスφの立上がり肋に、その内容の出力が行な
われる。次に、７はゲート回路であり、図示のように、
ＭＯ８型ＦＥＴ　（モス型電界効果トランジスタ）ゲー
ト８個から成っている。

次に、バッファレジスタ７１ａ５よび書込制御回路５の
動作を、第５図および第６図を参照して説明づる。

まず、初期状態にｄ３い−Ｕ？Ｊへてのレジスタがクリ
アされているどＪる。そしＵ、ＥＦＭ復調回路３から復
調されたシリアルデータが順次シフトレジスタ４８に供
給されると、８ビツト目のデータがシフトレジスタ４８
に供給された時点で、第１タイミング発生部５ａ−１か
ら第６図（ロ）に示すラッチ信号ｒｕが出力される。こ
の結果、ラップ部４ｂがシフトレジスタ４ａの各ビット
出力をラッチリーる。次に、第１タイミング発生部５ａ
−１はラッチ信号ｒｕを出力してから期間ＴＯ経過後に
タイミング信号Ｔ′を出力する。この期間ＴＯは、ラッ
チ部４ｂのラッチ動作において、その出力側にデータ（
同図（ホ））が確実に立上るまでの時間を見込んで設定
されており、例えば、ＥＦＭクロックパルスφ０の２〜
３パルス期間が設定される。まＩＣＮタイミング信号−
Ｆ′は、所定期間だ【ノＩＩ　Ｉ　ＩＩとなるように設
定されているが、この期間については後述する。そして
、タイミング信号Ｔ′が出力されると、第２タイミング
発生部５ａ−２は、次の内部クロックパルスφの立上り
時ｔ１において、タイミング信号Ｔを出力４る。タイミ
ング信号Ｔが出力されると、アンドゲートＡＮ２の入力
端がづべて°゛１″になり、この結果、アンドゲートＡ
Ｎ２の出力端から信号ＬＯＡＤが出力される（第６図（
ト））。信号ＬＯＡＤが出力されると、アントゲ−１−
Ａ　Ｎ　４の出力が１１１１１になり、次のφの立上り
でレジスタＲ１に１″が立てられ、また、第１段バッフ
ァ内の各アンドグー１〜△Ｎｂの第２入力端がづべてＩ
Ｉ　Ｉ　ＩＩになり、レジスタＲ，Ｒ・・・にはラッチ
部／１．　ｌ）の各ビット出力が、各々アントゲ−１−
、ＡＮｂ、・・・を介して供給される。づなわち、この
時点でラッチ部４ｂ内のデータが第１段バッファ４Ｃに
転送される。−八、レジスタＲ１に１″が立てられると
、インバータＩＮＶ１（１）出力が”０”ｌｃ’ａす、
（ｉ号ＬＯＡＤが停止される。また、タイミング信号Ｔ
が出力されている期間は、レジスタｌｏの出力が、アン
ドグー１−ΔＮ１の第２人ツノ端にニフィードバックさ
れるので、レジスタＬＯの内容は常に′１′′どなる。

そして、レジスタｌｏに“１″が立てられているど、イ
ンバータＩＮＶ２によって信号ＬＯＡＤをインヒビット
するので、タイミング１８号Ｔが出力されている期間に
おいて、信号ＬＯＡＤが２度以上出力されることはない
。１なわち、ラップ一部４ｂ内のデータが重複して第１
段バッファ４Ｃに転送されることはない。

次に、理解のために、第１段バッファ４ｃ内に転送され
たデータとレジスタＲ１に着目してみる。

今、前述の動作によって第１段バッファ４Ｃ内の各レジ
スタＲ，Ｒ・・・にはラッチ部りｂ力上ら転送されたデ
ータが格納されており、また、レジスタＲ１には１”が
立てられている。そして、このときレジスタＲ２の出力
信号Ｂ２が０″であるから、第２段バッファ４ｄ内のア
ンドゲートΔＮｂ。

ＡＮｂ・・・の第２入力端が“１″になり、この結果、
第１段バッファ４Ｃ内の各レジスタＲ，Ｒ・・・の出力
信号は、各々第２段バッファ　４　ｃｌ内の各アンドゲ
ートＡＮｂ　、ＡＮｂ・・・を介して、第２段バッファ
内の各レジスタＲ，Ｒ・・・に供給され、次のφの立上
りでＢ２が゛′１パとなると共に各レジスタにデータが
得られる。また、信号Ｂ２が０″であると、第１段バッ
ファ内のアンドゲートＡＮａ　。

・・・の出力は°０″であるから、次のφのタイミング
で第１段バッファ内の全レジスタＲ，Ｒ・・・はクリア
される。りなわら、第１段バッファ４Ω内のデータが第
２段バッファ４ｄ内に転送されるとともに、第１段バッ
ファ４Ｃが空になる。この場合、まったく同様にしてレ
ジスタＲ１の出力信号Ｂ１（”　１　’“）が、アンド
ゲートＡＮ６を介してレジスタＲ２に供給されてレジス
タＲ２に１″が立てられるとともに、レジスタＲ１がパ
０°′になる。

そして、次の内部クロックパルスφのタイミングで、上
述の場合とまったく同様にして、第２段バッファ４ｄ内
のデータが第３段バッファ４ｅ内へ転送されるとともに
、第２段バッファ４ｄが空になり、また、レジスタＲ３
がｌ　ｉ　１１、レジスタＲ２が０゛になる。そして、
所定のタイミングにＪ３いて、制御信号ＥＦＭＤがアン
トゲ−１−ΔＮ９の第２入力端に供給されると、アンド
ゲートＡＮ９の出力信号である制御信号ＷＥが１″とな
り、この結果、ゲート７が開き、第３段バッファ４ｅ内
のデータがゲート７を介してデータバスＤＡＢ８１（第
４図）へ出力される。この時、アンドゲート△Ｎ７の出
ｆ′Ｊ信号は０″となるので、次のφのタイミングでレ
ジスタＲ３は′０″になる。

上達したように、ラッチ部４ｂにラッチされたｉ−夕は
、順次後段のバッファに転送されてゆき、また、レジス
タＲ１〜Ｒ３の内容は対応するバッファ内にデータがあ
る時に“Ｉ　Ｉ　１１、空のときに１１０１１となる。

ここＣ１後段のバッファ内にデータが格納されている場
合における、前段バッファのデータ転送動作を説明づる
。例えば、第２段バッファ４ｄ内にデータが格納されて
いる状態で、第１段バッファ４Ｃからデータ転送が行な
われる場合。この場合はレジスタＲ２の出力が１１１１
＋であるから、インバータＩＮ３の出力信号が１１０１
１になり、第２段バッファ４ｄ内のアントゲ−１−ＡＮ
ｂ、ＡＮｂ・・・の各第２人ツノ端が０″になるため、
第１段バッファ４Ｃ内の各レジスタＲ，Ｒ・・・から第
２段バッファ４ｄのレジスタＲ，Ｒ・・・ヘデータ転送
は行なわれない。また、第１段バッファ４ｃのアンドゲ
ートＡＮａ　、ＡＮａ　・・・のＭ１入力端には、゛１
°ルベルの信号Ｂ２が供給され、ざらに、その第２入力
端にはレジスタＲ，Ｒ・・・の出力信号がフィードバッ
クされているから、この場合においては、第１段バッフ
ァ４ｃ内の各レジスタＲ，Ｒ・・・は各々の記憶内容を
保持覆る。このように、後段バッファが空でない場合は
、データの転送は行なわれず、１＝だ、自己のデータを
保持Ｊる動作となる。

第６図（す）〜（ヲ）は第１段バッファ４ｃと第２段バ
ッファ４ｄが空でない状態の時に、タイミング信号下が
出力された場合の各部の波形を示しており、図に示丈よ
うに時刻ｔ１においては信号Ｂ２．Ｂ’＋が共に１″と
なっている（同図（す）、（ヌ））。そして、時刻ｔ２
　（内部り１」ツクパルスφの立上がり時刻）において
第２段バッファ４ｄ内のデータが第１段バッファ４Ｃに
転送されて、信号Ｂ２がＩＩ　ＯＩＩになると（同図（
す））、次の内部クロックパルスφの立上がり時刻［３
において、第１段バッフ戸４ｃ内のデータが第２段バッ
ファ４ｄ内に転送され、信号Ｂ１が′０°゛になる。そ
して、信号Ｂ＋が°゛０″になるど、インバータ１ＮＶ
１の出）Ｊ信号が１゛になり、この結果、アンドグー１
−　Ａ　Ｎ　２がら、ロード信号ＬＯＡＤが出力され（
同図（ル））、ラッチ部４ｂ内のデータが第１段バッフ
ァ４ｃへ転送される。

この場合、レジスタＬＯの出力は同図（ヲ）に示すよう
に次のφの立上り時刻ｔｌｌから゛１パになる。

このように、第１段バッファ４Ｃが空の場合（第６図（
へ）〜（ヂ））と、第１段および第２段バッファ４ｃ、
４ｄが共に空でない場合（同図（す）〜（ヲ））とでは
、信号ＬＯＡＤが出力されるタイミングが異なってくる
（同図（ト）。

（ル〉　ン　。

ところでタイミング信号Ｔ′が立下がると、第６図（ニ
）に承りように次の内部クロックパルスφの立上りでタ
イミング信号Ｔが立上がるが、このタイミング信号］−
が“１″になっている期間（すなわち、タイミング信号
Ｔ′が゛′１パになっている期間）は、次のラッチ信号
ｒｌｊが出力されるまでの期ｌ１ｌ（あるいはシンボル
同期信号ＤＳＹが供給されるまでの期間）より短く、ま
た、第１段バッファ４Ｃへのデータ転送が充分に行なえ
る長さに設定される。また、アントゲ−ｈ　Ａ　Ｎ　９
の出力信号は前述のように、制御信号ＷＥとしてゲ−１
・回路７およびＲＡＭ６へ供給されるとともに、制御信
号Ｖ　Ｓ　Ｙ　Ｍ　Ｂとしてアドレス制御回路１へ供給
される。

以上がバッファレジスタ４および書込み制御回路５の詳
細である。次に、この発明の一実施例であるアドレス制
御回路１について詳述する。

〔アドレス制御回路１の詳細〕 まず、ＲＡＭ６のアドレス制御の基本的考えｈをｆＩｎ
串なモデルを用いて説明する。

今、１フレームＦｒ内のシンボル数を第７図に示すよう
に４シンボルＵＯ〜Ｕ３どし、また、これらのシンボル
ＵＯ〜Ｕ３が各々０，２，４．６デイレイタイム遅延さ
れてディスクに記録ｉトれているものとする。

なお、第１図の近延部Ｄ　ＩＶＩ　、　Ｄ　ＩＶ３にｄ
３ける遅延処理およびりＬ］ス部ＣＩｏｓ１にＪ３りる
入替え処理はないものと覆る。この場合、遅延処理前の
原シンボル（すなわち、第１図の最左端のシンボルに対
応づるシンボル）は、第７図の○印に示Ｊ位置に分散さ
れてディスクに記録されていることになる。したがって
、Ｃ２デコードを行（′Ｓ１あるいは各シンボルをＤＡ
Ｃへ出力する１〔めにｉま、シンボルｕｏ〜Ｕ３の各々
について６，４．２．０フレーム前のフレームＦｒ内に
記録されていＩＣシンボルが必要となり、言い換えれば
、シンボルＵＯ〜Ｕ３の各々について、７．５．３．１
の記憶エリア（１エリア＝８ビツト）をＲＡＭ６内に設
（）、過去６．４，２．０フレーム前まで遡ってシンボ
ルＩＪＯ−Ｕ３を記憶保持することが必要となる。さら
に、この実施例においては、ディスクから読出されたシ
ンボルの書込みと、ＲＡＭ６内のシンボルの処理（Ｃ１
，Ｃ２デコード、等）と、ＤＡＣへの出力とを時分割で
並行して行うようになっており、したがって、ＲＡＭ６
にはシンボルｕｏ−Ｕ３の各々に対応して書込み用の１
エリア、シンボル処理用の上記７，５．３．１エリアお
よびＤＡＣ出力用の１エリアを設ける必要がある。

以上の結果、このモデルにおいては、シンボルＵＯ−Ｕ
３の各々に対応して９．７．５．３］ニリアが必要とな
る−０そこで、ＲＡＭ６の容量を２４１リアと覆る。

次に、第８図はアドレス制御回路１の基本構成を示づブ
ロック図である。この図において、基準アドレス発生回
路１ａはバッファレジスタ４から出力されるシンボルｕ
　Ｏ＝Ｕ　３の書込み時に使用される基準アドレスＥＡ
ＤＲと、ＲＡＭ６内のシンボルｕｏ−Ｕ３の処理および
ＤＡＣ出力時に使用される基準アドレスＭ　Ａ　Ｄ　Ｒ
とを各々出力覆る回路であり、相対アドレス発生回路１
ｂは相対アドレスＲＡ　Ｄ　Ｒを出力づる回路であり、
また、アダー１Ｇは基準アドレスＥＡＤＲまたはＭ　Ａ
　Ｄ　Ｒと相対アドレスＲＡＤＲとを加綽ツる回路であ
る。

そして、アダー１Ｃの出力がアドレス（ｊ４号ＡＤＳと
してＲＡＭ６のアドレス端子ＡＤへ供給される。

次に、アドレス制御の基本的考え方を説明する。

（１）　シンボルＵＯ−Ｕ３の書込み制御第９図〈イ）
はＲＡＭ６の記憶エリアを示す図であり、この図におい
てＯ〜２３は各エリアの絶対番地を示し、〈０〉〜〈８
〉は相対番地を示す。

まず、シンボルＵＯ−Ｕ３の書込みは次の様にして行わ
れる。最初に、ＭｌアドレスＥＡＤＲを任意の位置、例
えば第９図（イ）に示すように絶対アドレス６の位置に
設定覆る。そして、この基準アドレスＥＡＤＲから９−
エリア、すなわち絶対番地６〜１４を相対領域５ＥＯ１
次の７エリア、すなわち、絶対番地１５〜２１を相対領
域ＳＥＩ次の５エリア、すなわち、絶対番地２２．２３
゜Ｑ、１．２を相対領域ＳＥ２、次の３エリア、すなわ
ち絶対番地３〜５を相対領域ＳＥ３と定める。

そして、バッフルレジスタ４から出力されるシンボルＵ
Ｏ〜Ｕ３を順次相対領域５ＥＯ−８Ｅ３の各先一番地、
すなわち、相対番地＜Ｑ＞内に書込むくｏ印参照）。次
に、ＥＦＭフレーム同期信号ＶＦＳＹＮＣが供給された
時点で、第９図（口〉に示すように基準アドレスＥＡＤ
Ｒを１番地若いアドレスに変える。これにより、相対領
域ＳＥＯ〜ＳＥ３も各々１番地ずれる。この状態におい
て、バッフ７レジスタ４から出力されるシンボルＵＯ〜
Ｕ３を順次各相対領域５ＥＯ−８Ｅ３の相対番地〈０〉
内に書込む。以下、第９図（ハ）、（ニ）に示すように
上記過程が繰り返される。

そして、この繰返しにより、相対領域Ｓヒ０にシンボル
ＵＯが８個、相対領域ＳＥＩにシンボルＵ１が６個、相
対領域ＳＥ２にシンボルＵ２が４個、相対領域ＳＥ３に
シンボルＩＪ３が２個、常時、記憶保持されることとな
る。また、各相対領域ＳＥ　Ｏ−８Ｅ　３の相対番地〈
０〉に新しいシンボルＵＯ〜Ｕ３が順次書込まれる。な
お、基準アドレスＥＡＤＲが絶対番地Ｏと一致した場合
は、次のＥＦＭフレーム同期信号Ｖ　Ｆ　Ｓ、Ｙ　Ｎ　
Ｃが供給された時点で基準アドレスＥＡＤＲが絶対番地
２３となる。

しかして、以上の書込み動作におけるアドレス制御は、
シンボル１１０〜Ｕ３の各書込み時における相対アドレ
スＲＡ　Ｄ　Ｒを各々ｒＯＪ、ｒ９Ｊ。

ｒ９＋７＝１６−Ｊ、ｒ９＋７＋５＝＝２１Ｊとすれば
よく、したがって、これらの値ｒＯＪ〜「２１」を相対
アドレス発生回路１ｂ内に予め記憶させておけばよい。

なお、基準アドレスＥＡＤＲと相対アドレスＲＡＤＲの
和がｒ２４Ｊ、ｒ２５Ｊ・・・・・・となった場合は、
勿論ｒＯＪ、ｒＩＪ・・・・・・と直さなければならな
いが、２進数演算においては、通常、この修正を桁上げ
のカットによって容易に行うことができる。

（５）Ｃ１，Ｃ２デコード時における読出し制御第１０
図は第９図における相対領域ＳＥＯ〜ＳＥ３を縦に並べ
た図である。以下、この図を用いて説明づる。

この図において、シンボルＵＯ〜Ｕ３の店込みは、前述
したように各相対領域ＳＥＯ〜ＳＥ３の相対番地＜Ｑ＞
のエリアに行なわれ、１フレームＦｒの書込みが終了し
た後、次のフレーム）−ｒの書込みが開始される前に各
相対領域Ｓ　Ｅ　Ｏ−８ＥＳ内の全シンボルが各々１エ
リア下方ヘシフトされる。なお、この事情は第９図を参
照覆れば明らかであろう。そして、Ｃ１デコード、Ｃ２
デコード等の処理は各相対領域ＳＥＯ〜ＳＥ３の相対番
地く１〉以上の領域（第１０図における破線内の領域）
のシンボルに基づいて行われる。づなわち、Ｃ１デコー
ド（第２図参照）においては相対領域ＳＥＯ〜ＳＥ３の
各相対番地く１〉内のシンボルが順次読出されて処理さ
れ、また、ｃ２デコ１−ドにおいては、相対領域ＳＥＯ
の相対番地く７２、Ｓ　Ｅ　１　（７）　＜　５　＞、
５Ｅ２（７）＜３＞、５Ｅ３（７）＜１〉内の各シンボ
ルが続出されて処理される。

しかして、上述した場合のアドレス制御は次の様にして
行われる。まず、基準アドレスＭＡＤＲを第１０図に示
゛り位置に設定づる。そして、Ｃ１デ」−ド時にＪ３い
では、シンボルＵＯ−１１３の各読出しに対応して相対
アドレスＲＡＤＲを各々ｒＯＪ、ｒ９Ｊ、ｒ９＋７＝１
６Ｊ、ｒ９−＋−７＋５＝２１Ｊとし、また、Ｃ２デ」
−ド時におい−Ｃは、シンボルｕｏ−Ｕ３の各続出しに
対応して相対アトレアＲＡＤＲを各々ｒｏ＋６Ｊ　、ｒ
９＋４Ｊ、ｒ１６＋２Ｊ、ｒ２１＋ＯＪとする。

に）　ＤＡＣ出力時における読出し制御第１０図におけ
る破線内のシンボルは処理中のシンボルであり、ＤＡＣ
へ出力層ることは出来ない。したがって、各相対領域Ｓ
　Ｅ　Ｏ−８Ｅ　３のく８＞、＜６＞、＜４＞、＜２＞
番地内のシンボルがＤＡＣへ出力される。この場合のア
ドレス制御は、基準アドレスをＭＡＤＲとし、また、相
対アドレスＲＡＤＲをシンボルｕｏ−Ｕ３の各続出し。

に対応しｒ［７Ｊ、ｒ１４Ｊ、ｌ−１９Ｊ、ｒ２２Ｊど
ずればよい。

以上がアドレス制御の考え方である。ところで、上述し
た考え方は、ディスクから読出される信号にジッタ（デ
ィスクの回転速度のゆらぎに基づく読出し信号のゆれ）
が全くない場合にのみ取り得るもので、現実にはジッタ
があるため、上記考え方のみによってはアドレス制御が
困難である。以下、この事情を説明する。１ まず、ＲＡＭＧ内の１フレームＦｒについてのシンボル
の処理（Ｃ１，、Ｃ２デコード等の処理）およびＤＡＣ
出力は、全て水晶振動子を用いて作成された内部クロッ
クパルスφをタイムベースとするフレーム処理サイクル
（一定時間）内に行われる。また、このフレーム処理サ
イクルの最後において内部フレーム同期信号ＸＦＳＹＮ
Ｃが出力される。そして、内部フレーム同期信号ＸＦＳ
ＹＮＣと前述したＥＦＭフレーム同期信号ＶＦＳＹＮＣ
とは理論上同期づ−るようになっている。づなわち、デ
ィスクの回転は内部フレーム同期信号ＸＦＳＹＮＣに同
期するように制御される。しかしながら、実際にはディ
スクの回転制御系の応答遅れ等の原因で回転ムラが発生
し、したがって、読出し信号にジッタが発生ずる。

いま、ジッタによって、ＥＦＭフレーム同期信号ＶＦＳ
ＹＮＣの周期が内部フレーム同Ｉ］信号ＸＦＳＹＮＣの
周期より短かくなったとする。この場合、１フレームＦ
ｒについてのシンボル処理およびＤＡＣ出ｊノが終了し
ていない内に、再びシンボルの書込みが行われることに
なる。第１０図について説明づると、１フレ一ム分のシ
ンボル処理および［）ＡＣ出力が終了していない内に基
準アドレスＥＡＤＲが１番地若いアドレスに変化し、し
たがって、相対領域５ＥＯ−８Ｅａ内の各シンボルが各
々１エリア下方にシフトされる。この結果、各相対領域
ＳＥＯ〜ＳＥ３の最下部のエリア内の各シンボルが消去
されてしまい、正常なり　Ａ　Ｃ＋Ｊｊ力を行い得なく
なる。

逆に、ＥＦＭフレーム同期信号ＶＦＳＹ’ＮＣの周期が
内部フレーム同期信号ＸＦＳＶＮＣの同期より長くなつ
１＝場合は、ディスクからキ、：出された１フレームＦ
ｒについての全シンボルの書込みが終了していない内に
、そのフレーム（書込み中のフレーム）についてのシン
ボル処理が開始されてしまうことになる。すなわち、第
１０図において、シンボル処理時の基準アドレスＭ　Ａ
　Ｄ　Ｒがシンボル書込時の基準アドレスＥＡＤＲと一
致してしまうことになり、正しいシンボル処理が不可能
となる。

そこでこの実施例においては、ｖ！Ｓ１１図に示すよう
に、各相対領域ＳＥＯ〜Ｓ［Ｅ３の上下にジッタ吸収用
の複数の■リア（斜線を（＝Ｊ　して示づ）を設けてい
る。そして、シンボル書込み時の基準アドレスＥＡＤＲ
を第１０図の場合と同様に、常時、相対領域ＳＥＯの＜
Ｑ＞番地とし、これにより、ディスクから読出されたシ
ンボルを＜　Ｑ　＞番地内に書込むようにし、また、シ
ンボル処理時の基準アドレスＭΔＤＲを、ジッタがない
場合に相対領域ＳＥＯのく３〉番地（ＥＡＤＲ＋３）と
する。

なＪ３、〈３〉番地としたのは第１１図の例にｄ５いて
である。Ｊｕｌ、　−’−１，−説明する実施例におい
ては、ジッタ吸収用、リノとして上下に各々４エリア設
けており、ジッタがない場合の基準アドレスＭＡＤＲを
Ｅ　Ａ　Ｄ　Ｒ−１−４としている。このようにするこ
とにより、ＥＦＭフレーム同期イ３号Ｖｌ二５ＹＮＣの
周期が短かくなって、各シンボルが第１１図の下方にシ
フト・された場合においても、Ｄ　Ａ　Ｃへ出力覆べき
シンボルが消去されることがなく、また、ＥＦＭフレー
ム同期信号ＶＦＳＹＮＣの周期が長くなり、基準アドレ
スＭＡＤＲが図の上方へ移−）た場合に、１３いて３．
Ｊ、４ＱｊｉアドレスＭΔＤ　Ｒが基へ１アドレスＩＥ
　Ａ　Ｄ　Ｒと重なることがない。

以上が、アドレス制御の基本的考え方である。

次に、アドレス制御回路１の詳細を第１２図〜第１９図
を参照して説明づる。第１２図はこのアドレス制御回路
１の詳細を示すブロック図であり、以下、各部の構成か
ら説明する。

〔アドレス制御回路１の構成〕 図において、ＤＡＣシンボルカウンタ３１、Ｃ１／Ｃ２
シンボルカウンダ３２、ＥＦＭシンボルカウンタ３３は
共に、５ピツｌ〜のパイプリイカウンタであり、そのリ
セット端子Ｒへ゛°１″信号が供給され１＝時リセット
され、ま７ｊ　、そのインクリメント端子ＩＮＣに１”
信号が供給された時、クロックパルスφのタイミングで
出力データがインクリメントされる。ＲＯＭ３４は、そ
のアドレス端子へ供給されるＤＡＣシンボルカウンタの
出力Ｄｏを別の値に変換するだめのＲＯＭであり、その
内容は第１３図の通りである。レレクタ３５はその入力
端子■１〜Ｉ４へ供給されるデータを択一的に出力する
回路であり、そのセレクト端子Ｓｅ１へ゛′１″信号が
供給されると、入力端子■１のデータを出力し、・・・
・・・、セレクト端子Ｓｅ４へ１”信号が供給されると
、入力端子Ｉ４のデータを出力する。ＲＯＭ３６は３２
エリアからなる記録領域３６ａ〜３６ｅを有づ°るＲＯ
Ｍであり、各記憶領域３６８〜３６ｅの内容は第１４図
の通りである。また、そのアドレス端子へはセレクタ３
５の出力データ［〕１が供給される。そして、セレクタ
３５の出力１〕１によって指示される、各記録領域３６
ａ〜３６０の１リア内のデータが並列に読出され、セレ
クタ３７へ供給される。なお、記録領域３６８〜３６ｅ
内の各データを各々［ＦＭＤ・ＡＤ（ＥＦＭＤアドレス
データ）　、Ｒ’　０１Ｆ−ＡＤ、Ｗ０２Ｆ・△Ｄ、Ｄ
ＡＣＤ−ＡＤ、ＲＣ２Ｆ−ＡＤと称する。セレクタ３７
は各入力端子１１〜Ｉ５へ各々供給されるデータをその
セレクト端子Ｓｅ１〜Ｓｅ５へ供給される信号に基づい
て選択し、出力端子Ｑ１．Ｑ２から出力する回路であり
、各ぎ・レフト端子Ｓｅ１〜Ｓｅ５へ′各々ＩＩ　Ｉ　
１１信号が供給された場合に出力端子Ｑ１．Ｑ２から出
力されるデータは各々、符号３７ａを（＝Ｊした枠内に
示す通りである。アダー３８はその入力端子Ａ、Ｂへ各
々供給されるデータを加算づる回路であり、そのキャリ
イ端子Ｃｉへはアンドゲート３９の出力が供給されてい
る。そして、アンドゲート３９の一方の入力端へは制御
信号Ｃ１２Ｄが、また他方の入力端へはデータＤ１のＬ
ＳＢ（最下位ビット；以下信号ＣａＯと称する）が供給
されＣいる。アダー４０はその入力端子△、Ｂのデータ
をＬアする回路であり、そのキレリイ端子Ｃｉへはオア
ゲート４０．８の出力が供給されている。また、アダー
４１はその入力端子Ａ、Ｂのデータを加算づ−る回路で
ある。基準カウンタ４２は１１ビツトのパイナリイカウ
ンタであり、そのクロック端子ＣＬＫへ供給される信号
をアップカラン１−する。Ｕ／Ｄカウンタ４３は４ビツ
トのアップ／ダウンカウンタであり、そのアップ端子Ｕ
へ供給される信号をアップカウントし、また、そのダウ
ン端子りへ供給される信号をダウンカラン１〜′１Ｊる
。このｔＪ／Ｄカウンタ４３は初期状態において「４」
にセットされ、また、そのカウント出力は「０〜８」の
値のみをとり得る。そして、上述したアダー４１、基準
カウンタ４２、Ｕ／Ｄカウンタ４３と、スイッチ回路４
４、インバータ４５とにより、基準アドレス発生回路４
６が構成されている。また、符号１５Ａは、第４図に示
Ｊタイミング制御回路１５の一部、づなわら、このアド
レス制御回路１においで用いられる１ｔＮＩ　Ｉｌｌ恰
号を出力する部分のみを示したものである。

次に、このアドレス制御回路１の動作を第１５図〜第１
８図を参照して説明覆る。

〔アドレス制御回路１の動作〕 第１５図、第１６図は共に、アドレス制御回路１の動作
を説明づるためのタイミングチャー１−である。このタ
イミングチャートは、図においては紙面の都合上６列の
タイミングチャー１〜に分けて記載しているが、実際は
連続したタイミングチャ−トである。りなわら、例えば
第１５図第２行目のタイミングＯは同図第１行目のタイ
ミング４８につながり、また、第１６図第１行目のタイ
ミングＯは第１５図第３行目のタイミング４８につなが
る。また、以下の説明においては第１５図第１行目〜第
１６図第３行目の各タイミングに各々１〜６の符号を付
して記す。例えば、第１５図第１行目のタイミング２８
はタイミング１−２８と記す。また、このタイミングチ
ャー１〜のタイムベースはり［ｌツクパルスφである。

このタイミングチャートは１フレームＦｒについての処
理過程（１フレーム処理リーイクル）を示している。す
なわち、１フレームＦｒにってのシンボル書込み処理、
ＣＩ、Ｃ２デコード、ＤＡＣ出力等全ての処理がこの図
に示−Ｓ＋　４９　Ｘ　６　＝　２９４タイミングの間
に行われる。

第１７図はＲＡＭ６の各相対領域を前述した第１１図と
同様の方法で示した図である。この図に示すように、Ｒ
ＡＭ６はシンボルＷＯ〜Ｐ３を各々書込む３２の相対領
域と０１．Ｃ２フラグを書込む相対領域〈第１７図の右
２列）とを有している。この場合、Ｃ１，Ｃ２フラグを
占込む相対領域は、Ｃ１フラグを書込む１０９エリア、
０２フラグを書込む１８エリア、ジッタ吸収用の８１リ
アの計１３５エリアからなる。また、シンボルＷＯ１Ｗ
１・・・・・・Ｐ３を書込む相対領域は各々、１１９．
１１６．・・・、１１エリアからなる。ここで、例えば
シンボルＷＯを書込む相対領域が１１９エリアとなって
いる理由は、１０８デイレイタイムの遅延を処］！ｌ！
Ｊ−る／ｊめに１０９１リア、シンボル書込みのために
１エリア、ＤＡＣ出力のために１１リアが必要であり、
また、ジッタ吸収用に８１リアを設けているからである
。

以下、第１２図に示づアドレス制御回路１の動作を説明
する。

最初に、基準アドレス発生回路４６について説明する。

まず、スイッチ回路７１．４へ供給される制御信号ＥＦ
ＭＤは、第１５．１６図に示Ｊように、略４タイミング
毎に規則的に発生りる。ぞしＣ１この制御信号Ｅ　Ｆ　
Ｍ　Ｄが゛１′°信号となるタイミングにおいてバッフ
ァ４からのシンボルの、ＲＡＭ６への也込みのためのア
ドレスが出力され、他のタイミングにおいてはシンボル
処理における［＜ＡＭ６とのデータの人出力ｄ３よびＤ
ＡＣへの出ツノデータのＲＡＭ６からの読出しのための
アドレスが出力される。制御信号ＦＦＭＤが１”信号に
なると、スイッチ回路４４が開状態となり、ＵＺＤカウ
ンタ４３の出力がアダー４１の入力端子Ａへ供給される
。、この結果、アダー４１からＵ／Ｄカウンタ４３の出
力データｔＪＤＤとＪＪｔＩカウンタ４２の出力データ
ＢＤの和ＬＩＤＤ＋ＢＤが出力され、したがって、イン
バータ４５からデータＵＤ［）＋ＢＤが出力され、この
データｔＪＤＤ＋ＢＤが前述した基準アドレスＥＡＤＲ
としてアダー４０の入力端子へへ供給される。一方、制
御信号ＥＦＭＤが“０″信号の時は、アダー４１の出力
データΔＤＯがデータＢＤとなり、Ｌ／　ｋがって、イ
ンバータ４５の出力がデータ「下となり、このデータＢ
Ｄが前述した基準アドレスＭＡＤＲとしてアダー４０へ
出力される。

ここで、基準アドレスＥＡＤＲ，ＭＡＤＲの各変化状態
を、基準カウンタ４２が仮に４ピツｈ（実際は１１ビツ
ト）であるとして説明する。まず、スイッチ回路４４が
オフの場合（シンボル処理、ＤＡＣへの出力データの読
出し）、基準カウンタ４２の出力データＢＤが第１表（
イ）欄に示すように変化すると、基準アドレスＭＡＤＲ
（＝ＢＤ）は同表（ロ）欄に示すように変化する。１な
わち、基準アドレスＭＡＤＲは基準カウンタ４２がイン
クリメントされる毎に、１番地若いアドレスに変わる。

次に、スイッチ回路７１７１が開状態の場合（シンボル
書込み）におい−Ｕ、Ｕ／Ｄカウンタ４３の出力データ
ＵＤＤが「４」であったどＪるど、基準カウンタ４２の
出力データＢＤの変化に伴い、アダー４１の出力データ
ＡＤＯが第１表（ハ）欄に示すように変化し、この結果
、基準アドレスＥＡＤＲが第１表（ニ）欄に示づように
変化づる。゛づなわら、基準アドレスＥΔＤ　＋’＜は
基準カウンタ４２がインクリメントされる毎に１番地若
いアドレスに変化し、また、常に基準アドレスＭＡＤＲ
よりデータＵＤＤの値だけ若いアドレスとなる。

第　１　表 次に、基準カウンタ４２はタイミング制御回路１５Ａに
おいて作成される内部フレーム同期信号ＸＦＳＹＮＣに
よりインクリメントされる。そして、この内部フレーム
同期信号Ｘ、Ｆ　Ｓ　Ｙ　Ｎ　Ｃは第１５．１６図から
明らかなように、１フレーム処理サイクルの最後（厳密
にはタイミング６−４６：において発生する。ずなわら
、基準カウンタ４２の出力データＢＤは１フレーム処理
勺イクル内において変化せず（タイミング６−４７．４
８を除＜）、シたがって、基準アドレスＭＡＤＲも変化
しない。

一方、Ｕ／Ｄカウンタ４３は、Ｅ’Ｆ　Ｍフレーム同期
信号ＶＦＳＹＮＣによってインクリメン］・され、内部
フレーム同期信号ＸＦＳＹＮＣによってデクリメントさ
れる。ここで、前述したように各同期信号ＶＦＳＹＮＣ
，ＸＦＳＹＮＣＧ、ｔＨいＧ：ｌｉ１期がとれておらず
、したがって、ＥＦＭフレーム同期信号ＶＦＳＹＮＣは
、通常、１フレーム処理サイクルの中間において発生す
る。そして、このＥＦＭフレーム同期信号ＶＦＳＹＮＣ
が発生するとデータＵＤＤが「１」アップし、したがっ
て、基準アドレスＥＡＤＲが１番地若いアドレスに変化
する。次に、内部フレーム同期信号ＸＦＳＹＮＣが出力
されると、データＬＩＤＤがｒ７Ｊダウンするが、この
時基準カウンタの出力データＢ［）がｒｌＪアップし、
したがって、基準アドレスＥＡＤＲが変化することはな
い。

上述したように、基準アドレスＭ　Ａ　Ｄ　Ｒは内部フ
レーム同期信号ＸＦＳＹＮＣが出力される毎に１番地若
いアドレスに変化し、また、基準アドレスＥ　Ａ　Ｄ　
Ｒ１，ｔＥ　Ｆ　Ｍ　７レ一ム同期信号Ｖ　Ｆ　Ｓ　’
Ｙ　ＮＣが出力される毎に１番地若いアドレスに変化づ
る。

次に、このアドレス制御回路１において行われるアドレ
ス制御動作を詳述する。

（１）シンボル書込み制御 バッフ７レジスタ４（第４図）内のシンボルの、ＲＡＭ
６への書込みは、前述し１＝ように第１５．１６図に示
す制御信号ＥＦＭＤが″°１°信号となるタイミングで
行われ、また、各シンボルが書込まれるエリアは、第１
７図のフラグ占込用相対領域を除く各相対領域の最上部
の１１ノアである。

まず、第４図に示す受信回路２からＥＦＭフレーム同期
信号ＶＦＳＹＮＣが出力され、第１２図のＥＦＭシンボ
ルカウンタ３３へ供給されると、同カウンタがリセット
され、データｒＯＪがセレクタ３５の入力端子Ｉ４へ供
給される。この状態において制御信号ＥＦＭＤが゛１″
信号に立Ｆると、セレクタ３５のセレクト端子Ｓｅ４へ
“′１″信号が供給され、これにより、ＥＦＭシンボル
カウンタ３３の出力データ「０」がセレクタ３５を介し
てＲＯＭ３６へ供給され、ＲＯＭ３６の記憶領ｌｉｉ！
３６ａ〜３６ｅの各０番地内のデータ（第１４図参照）
が各々セレクタ３７の入力端子１１〜Ｉ５へ供給される
。この時、セレクタ３７のセレクト端子Ｓｅ５へ信号Ｅ
ＦＭＤのＩＩ　１　＄１信号が供給されている。この結
果、符号３７ａを付した枠内に示されるように、セレク
タ３７の出力端子Ｑ１から、入力端子１１のデータ、ず
なわち、ＲＯＭ３６の記憶領域３６ａのＯ番地内のデー
タ「１３５」が出力され、また、出力端子Ｑ２からｒＯ
Ｊが出力される。またこの時、アンドゲート３９の一方
の入力端へ供給されている制御信号ＣＩ　２Ｄは第１５
．１６図から明らかなように”　Ｏ’”信号にあり、し
たがって、アンドグー１−３９の出力は（ｌ　Ｏ１１信
号にある。この結果、アダー３８からデータｒ１３５Ｊ
が出力され、相対アドレスＲ，ＡＤＲとしてアダー４０
の入力端子Ｂへ供給される。

この時、オアゲート４．０ａの両入力端子の制御信号は
いずれも゛０゛信号にあり（第１５．１６図）、したが
って、アダー４０からｆ−タＥＡＤＲ＋ＲＡＤＲ＝ＥＡ
ＤＲ４−１３５が出力され、アドレス信＠ＡＤＳとして
ＲＡＭ６へ供給される。

このように、ＥＦＭフレーム同期信号ＶＦＳＹＮＣが出
力された後の最初の制御信号ＥＦＭＤ（”　１　”　）
のタイミングにおいて、アダー４０からアドレスＥＡＤ
Ｒ＋１３５がＲＡＭ６へ出力される。一方、上述した最
初の制御信号Ｅ　ＦＭＤ（“’１”）のタイミングにお
いて、バララフレジスタ４の第３段バッファ４ｅ　（第
５図）内に１でにシンボルＷＯが入力されていた時は、
同仁号ＥＦＭＤ　（“’１”）のタイミングにおいてデ
ータノ＼スＤＡＢ−３１（第４図）へシンボルＷＯが出
力され、また、ＲＡＭ６のリードライ１−制御端子Ｒ／
Ｗへ制御信号ＷＥ（”１”信号）が供給される。

これにより、シンボルＷＯがＲＡＭ６のアドレスＥＡＤ
Ｒ＋１３５に書込まれる。また、この時同時に書込み制
御回路５から制御１５号ＶＳＹＭＢが出力され、ＥＦＭ
シンボルカウンタ３３のインクリメント端子ＩＮＣへ供
給され、これにより、次のクロックパルスφのタイミン
グにおいて、ＥＦＭシンボルカウンタ３３からデータ「
１」が出力される。

一方、上述した最初の１１御信号ＥＦＭＤのタイミング
において、バックルレジスタ４の第３段バッファ４ｅ内
に未だシンボルＷＯが入力されていなかった場合は、制
御信号ＷＥ、ＶＳＹＭＢがいずれも出力されず、したが
って、ＲＡＭ６の書込み、ＥＦＭシンボルカウンタ３３
のインクリメントがいずれも行われない。この場合、次
の制御信号ＥＦＭＤ（’“１″）のタイミングにおいて
、アダー４０から再びアドレスＥ’ＡＤＲ＋１３５が出
力される。

なお、アドレスＥＡＤＲ＋１３５が第１７図にＪ３ける
シンボルＷＯ書込み用の相対領域の最上部のエリアを指
示していることは、フラグ書込み用の相対領域の１リア
数（１３５）から明らかであろう。

次に、シンボルＷＯの書込みが行われ、ＥＦＭシンボル
カウンタ３３の出力データが「１」となった状態におい
て、再び制御信号ＥＦＭＤ（“１′）のタイミングにな
ると、上述した場合と同様にしてＲＯＭ３６の記憶領域
３６ａの１番地内のデータｒ２５４Ｊが相対アドレスＲ
Ａ　Ｄ　Ｒとし一’Ｃ７ダー４０へ供給され、この結果
、アダー４０からアドレスＥＡＤＲ＋２５４がＲＡＭ６
へ出ノｊされる。そして、この詩バッファレジスタ４の
第３段バッファ４ｅにシンボルＷ１が入７Ｊされていた
場合は、同シンボルＷ１がＲＡＭ６のアドレスＥＡＤ　
Ｒ−１−２５４に書込まれる。ここで、２５４＝１３５
＋１１９であり、ｒｌ１９Ｊが第１７図に示すシンボル
書込用の相対領域のエリア数であることから明らかなよ
′うに、アドレスＥ　Ａ　Ｄ　Ｒ＋　２５４は、シンボ
ル書込用の相対領域の最上部の工１ノアのアドレスとな
っている。以下、上記過程が繰返され、これにより、Ｒ
ＡＭ６のシンボル書込みが行われる。

なお、上述したことから明らかなように、このシンボル
再込み時においてアダー４０から出力されるアドレスＡ
ＤＳは次式ににつで表わされる。

ＡＤＳ＝ＥΔＤＲ−１−ＥＦＭＤ−ＡＤ　（Ｘ　１　＞
−・・・・・〈１） ここで、Ｅ　ＦＭＤ−ＡＤ　（ｘ　Ｌ）はＲＯＭ３６の
記憶領域３６ａのｘ１番地内のＥＦＭＤ−’ＡＤを意味
づる。また、×１はＥＦＭシンボルカウンタ３３の出力
データである。

（２）ＣＩデコード時におけるシンボル読出し制御 Ｃ１デコードは、第２図における遅延部Ｄ　ｌｙ４を４
ｇずれば明らかなように、第１７図に実線１ａにて示す
エリア内のシンボルを読出ずことにより行われる。また
、このＣ１デ」−ドにおりるシンボルの読出しは第１５
図に示す制御信号ＣＩＳＣｌ５Ｙ”１’”）のタイミン
グにおいて行われる。

この制御信号Ｃ１Ｃ１５Ｙが゛１″１″信なるタイミン
グにおいては、セレクタ３５のセレクト端子Ｓｅ２へ“
１″信号が供給され、この結果、セレクタ３５から、デ
ータＤ１としてＣＩ／Ｃ２シンボルカウンタ３２の出力
データが出力される。

また、セレクタ３７のセレクト端子Ｓｅ５へ１′”信号
が供給され、この結果、ＲＯＭ３６の相対領域３６ａ内
のＥＦＭＤ−ＡＤが出力端子Ｑ１から、ｆ−タｒＯＪが
出力端子Ｑ２から各々出力される。

まｋ、信号Ｃ１２Ｄが゛′１′′信号となり、したがっ
て、信号ＣａＯがアンドゲート３９を介してアダー３８
のキャリイ端子Ｃｉへ供給される。さらに、信号ＣＩ　
２Ｄが゛１″１″信なることから、アダー４０のキャリ
イ端子Ｃｉへ１１１　ＩＩが供給される。

しかしで、まず、第１５図に示゛リタイミング１−３に
おいて制御信号ＣＩ　２ＳＹＮＣがタイミング制御回路
１５△から出力されると、Ｃ１／Ｃ２シンボルカウンタ
３２がリレツ１−され、同カウンタ３２からデータ「０
」が出力される。次に、タイミング１−４において制御
信号ＣＩＣｌ５Ｙが′“１″信号になると、ＲＯＭ３．
６へデータＤ１として「Ｏ」が供給され、したがって、
ヒレフタ３７の出力端子Ｑ１からデータ１１３５Ｊ　（
第１４図参照）が出力され、アダー３８の入力端子Ａへ
供給される。この時、信号ＣａＯは０″であり、したが
ってアダー３８から相対アドレスＲＡＤＲとしてｒ１３
５Ｊが出力され、これにより、アダー４０からアドレス
ＭＡＤＲ＋１３５＋１が出力される。そして、このアド
レスＭＡＤＲ＋１３５＋１がＲＡＭ６へ供給されること
により、ＲＡＭ６の、実線１ａによって示されるエリア
内のシンボルＷＯが読出され、データ誤り検出・訂正回
路８内に読込まれる。

次に、タイミング１−５の立上り時点においてＣＩ／Ｃ
２シンボルカウンタ３２からデータ［１ｊが出ツノされ
る。この結果、このタイミング１−５にｄ３いては、セ
レクタ３７の出力端子Ｑ１からｒ２５！ＩＪが出力され
、また、アンドゲート３９からＩＩ　Ｉ　１１が出力さ
れ、この結果、アダー３８ｈ１らデータｒ２５４＋ＩＪ
が出力され、アダー４０からアドレスＭΔＤ　Ｒ＋　２
５４　＋１　＋１が出力される。これにより、ＲＡＭ６
の、実線ｌａｋ：よっＣ示されるエリア内のシンボルＷ
１が読出される。

以下、制御信号ＣＩＣｌ５Ｙが１″となるタイミングに
おいて上記動作が繰返され、これにより、Ｃ１デコード
に必要な３２個のシンボルが、順次読出される。

なａ３、アダー３８のキャリイ端子Ｃｉヘイム号ＣａＱ
を加えている理由は、第２図における遅延部Ｄ　ｌｙ４
に対応して第１７図の実線１ａにて示すＪ：うに、シン
ボル読出し位置を１シンボル毎に１１リアずら１必要が
あるからである。まｌｃ、アダー４０のキ１７リイ端子
Ｃ１へ“１″信号を加えている理由は、この゛′１パ信
号を加えないど、本来読出ずべきエリアより１エリア上
（第１７図において）のエリア内のシンボルが読出され
てしまうからである。

また、この場合のアドレスＡＤＳは次式により表わされ
る。

Ａ　Ｄ　Ｓ　＝　Ｍ　Ａ　Ｄ　Ｒ十Ｅ　Ｆ　Ｍ　［）・
△Ｄ（Ｘ２）−１−ＣａＯ→−１・・・・・・（２） 但し、ｘ２：Ｃ１／Ｃ２シンボルカウンタの出力データ ここで、Ｃ１デコード時における第４図のデータ誤り検
出・訂正回路８およびエラーフラグ判定回路１０の動作
を簡単に説明する。まず、データ誤り検出・訂正回路８
は第１５図に示す期間ＴＭ１−１〜ＴＭＩ−５において
各々、シンド］」−ムＳＯ〜Ｓ３の演算、単−誤りの検
出、二重誤りの検出、二重誤りの訂正、単−誤りの訂正
を行う。

そして、甲−誤り、二重誤りの判定時においてエラーフ
ラグＥＯ，Ｅ１．Ｅ２．ＮＥ２をエラーフラグ検出回路
１０へ出力し、まｌ〔タイミング３−３３．３−３６に
おいて誤りシンボルの位置を示すデータｋを、タイミン
グ３−４１．３−４４において誤りシンボルの位置を示
すデータＩを、タイミング３−４５．３−４８に８３い
て誤りシンボ′　ルの位置を示すデータｊを各々アドレ
ス制御回路１へ出力する（第１５図にｄ３ける制御信号
ＣＩＧのタイミング参照）。一方、エラーフラグ判定回
路１０は、データ誤り検出・ｉＪ正回路８がら出力され
る上記−［ラーフラグＥＯ−Ｅ２．ＮＥ２に：ＪＪづい
てＣ１フラグを作成し、タイミング３−２２（符号ＷＣ
ＩＦ参照）においてデータバスＤＡＢＳ１へ出力Ｊる。

（３）ＣＩフラグ書込み制御 ０１フラグは上述しｌｃ全タイミング−２２において、
第１７図に符号ＦＯをエリしたエリツノ、４なわち、基
準アドレスＭＡＤＲによって指示されるエリア内に書込
まれる。すなわら、タイミング３〜２２においては、セ
レクタ３７のヒレク１〜端子Ｓｅｌ〜Ｓｅ５へ供給され
る各制御信号がいずれも０”となり、シＩＣがってセレ
クタ３７の出力端子Ｓｅ　１〜Ｓ０５へ供給される各制
御信号がいずれも′０゛′となり、したがって、セレク
タ３７の出力端子Ｑ１．Ｑ２がら各々ｒＯＪが出力され
る。またこの時、アンドゲート３９の出力ｅ、　１１　
Ｑ　ＩＩとなる。この結果、アダー３８から相対アドレ
スＲＡＤＲとして「０」が出力される。また、このタイ
ミング３−２２においては、Ａアゲート４０ａの出力も
°０″となる。以上の結果、タイミング３−２２におい
ては、アダー４０から基準アドレスＭ　Ａ　Ｄ　Ｒが出
力され、ＲＡＭ６へ供給される。

このように、０１フラグは１フレーム処理υイクルにお
いて１度だけ書込まれる。そして、この０１フラグ書込
み用エリアどして１０９１−リア設けていることから明
らかなように、過去１０８フレーム処理サイクルにおて
作成されＩＣＣ１フラグ□　が記憶保持され、エラーフ
ラグ判定回路１０におけるＣ２フラグ作成の際にこれら
１０９個のＣ１フラグの内、１フレームＦｒ毎に２８個
の０１フラグが参照される。

（４，）　ＣＩ誤りの訂正時における読出し／出込み制
御 Ｃ１デコードは、前述したように第１７図に実線ｌａに
て示すエリア内のシンボルによって行われる。そして、
誤りが検出された場合は、まず、誤りシンボルがＲＡＭ
６から読出され、データ誤り検出・訂正回路８において
その訂正が行われ、訂正済のシンボルが再びＲＡＭ６の
もとに」、リアに書込まれる。

１な、わち、まずタイミング３−３３において制御１３
号ＣＩＧが１″になるど、セレク／ｆｉ３５のセレクト
端子８８３へ゛１′信号が供給され、レレクタ３５の入
力端子■３のデータがデータＤ１としてセレクタ３５か
ら出力される。ここで、このタイミング３−３３におい
ては、前述したようにて−タ誤り検出・訂正回路８がら
データｋが出力され、セレクタ３５の入力端子Ｉ３へ供
給されている。したがって、タイミング３−３３におい
て、データｋがＲＯＭ３６へ供給される。また、このタ
イミング３−３３において、セレクタ３７のセレク１へ
端子Ｓｅ５へ゛１″信号が供給される。

ざらに、このタイミング３−３３において、１３号ＣＩ
　２Ｄは゛１″信号にあり、ツノたがって、信号Ｃａ　
Ｏ（データにのＬＳＢ）がアダー３８の＝ｌ二ｐリイ喘
子Ｃ１へ供給され、ま１こ、アダー４０のキ１７リイ端
子Ｃｉへ“１”が供給される。

以上の結果、タイミ・ング３−３３におｉするアダ４０
の出力ΔＤＳは ΔＤＳ＝ＭＡＤＲ＋ＥＦＭＤ−ＡＤ　（ｋ　）　十Ｃａ
ｏ＋１・・・・・・（３） となる。ぞして、このアドレスΔＤＳがＲＡＭ６へ供給
されることにより、データｋに対応する誤△ＢＳ１へ出
力づ−ると共に、データｋを再びアドレス制御回路１へ
出力づ−る。

一方、制御信号ＣＩＧはタイミング３−３６において再
び１″となる。この結果、同タイミング３−３６におい
て、再び上記第（３）式に示′リアドレスΔＤＳがＲＡ
Ｍ６へ供給され、また、この時同時にＲＡＭ６のリード
／ライト制御端子Ｒ／Ｗへ゛１″信号が供給され、これ
に３１、す、訂正済のシンボルがＲＡＭ６のもとのエリ
アに出込まれる。

以下、タイミング：３−４１．３−４４．３−４５．３
−４８に、１３いて同様の動作が行われ、これにより、
データ＋　、ｊに基づく誤りシンボルの訂正が行われる
。

（５）　Ｃ２デ」−ド時におけるシンボル読出し制御 Ｃ２デヨードは、第２図の遅延部Ｏｌｙ４およびＤ　ｌ
ｙ５における遅延処即を考慮づれば明らかなように、第
１７図に破線１ｂにて示′？１１リア内のシンボルを読
出づことにより行われる。また、このＣ２デー」−ドに
おけるシンボルの読出しは第１６図に示り制御信号Ｃ２
Ｃ２５Ｙ　（”１　”　）のタイミングにＪ３いて行わ
れる。

この制御２１Ｉ信号Ｃ２ＳＣ２５Ｙ”’ビ″）のタイミ
ングにおいでは、セレクタ３５のレレク１一端子Ｓｅ２
へ“１゛′悟号が供給され、したがって、Ｃ１／Ｃ２シ
ンボル７Ｊウンタ３２の出力データがセレクタ３５を介
してｌ’＜　ＯＭ　３６へ供給される。また、セレクタ
３７のセレク１〜端子Ｓｅ　４１　Ｓ（！　！−１へ各
々ｒ＋　１　Ｉ＋信号が供給され、これによりセレクタ
３７の出力９；１：子Ｑ１．Ｑ２から各々［ＥＦＭＤ・
△ＤＪ３よびＲＣＩ　Ｆ・△Ｄが出力される。また、制
０１１信号ＣＩ　２Ｄがパ１ｎ信号となること力＼ら、
（８号ＣａＯがアンドゲート３９を介してアダー３８の
キャリイ端子Ｃ１へ供給されると共に、アダー４０のキ
ャリイ端子へｒｒ　１　＋＋が供給される。

以上の結果、制御信号Ｃ２Ｃ２５Ｙが“１″のタイミン
グにおけるアドレスＡＤＳは、ＡＤＳ＝ＭＡＤＲ−１−
ＥＦＭＤ−△Ｄ（ｘ２）＋ＲＣＩＦ−ＡＤ　（ｘ　２）
　十Ｃａ　Ｏ＋１・・・−・−（４）但し、Ｘ２：Ｃ１
／Ｃ２シンボルカウンタ３２の出力となる。

そして、ＣＩ／Ｃ２シンボルカウンタ３２は、タイミン
グ４−３において制御（ｉ４号Ｃｌ２ＳＹＮＣ（”　１
　”　）によりリセットされ、以後、制御信号Ｃ２Ｃ２
５Ｙ　（”１”　）のタイミング４−４゜５．６．８．
９・・・・・・４２においてその出力データが０，１．
・・・・・・２７と変化し、これにより、ｌＴ１７図に
破１１１ｂにて示すＪリア内の各シンボルが読出される
。なお、上記（４）式に示すアドレスＡＤＳによって破
線１ｂのエリアがアドレスされることは、前述した（２
）項の説明および第１４図から明らかであろう。

ここで、Ｃ２デ］−ド時におけるデータ誤り検出・訂正
回路８おＪ、びエラーフラグ判定回路１０の動作を簡単
に説明覆る。まり、デ゛−タ誤り検出・訂正回路８は、
第１６図に承り期間工Ｍ２−１〜−ｒＭ２−５において
各々、シンドロームＳＯ〜Ｓ３の演算、単−誤りの検出
、二重誤りの検出、二重誤りの訂正、単−誤りの訂正を
行う。そして、単−誤り、二重誤りの検出時にＪ３いて
、エラーフラグＥＯ〜＋Ｅ２．ＮＥ２を１ラ一フラグ判
定回路１０へ出力し、また、タイミング６−３３＋　３
６、タイミング６−４１．４４ｔｊよびタイミング６−
４５、／１６において各々シンボルの誤り位置を示すデ
ータに、ｌ、ｊをアドレス制御回路１へ出力する（第１
６図におＩＪる制ｔ＆Ｉｌ信号Ｃ２Ｃのタイミング参照
）。一方、エラーフラグ判定回路１０は、ＲＡＭ６に記
憶されているＣ１フラグおよびデータ誤り検出・訂正回
路８から出力される−［ラーフラグＥＯ〜［２，ＮＦ２
に基づいてＣ２フラグを作成し、第１６図の制御信号Ｗ
０２Ｆ（’″１″）のタイミングにおいてデータバスＤ
ＡＢＳＩへ出力Ｊる。

（６）０１フラグの読出し制御 上述したように、Ｃ２デ」−ド時においＣは１ラ一フラ
グ判定回路１０が０１フラグを必要とする。そこで、前
述したＣ２デコードのためのシンボル読出しに続いて、
Ｃ１フラグの読出しが行われる。このＣ２デコード時に
おいて必要どされるＣ１７−ｚ／は、第１７図におイＴ
　ｒｆ号ＦＯ，Ｆ４゜Ｆ８・・・Ｆ２Ｏ３が付されてい
るエリア、ずなゎち、４エリアおきの１リア内のＣ１フ
ラグであり、これらの各０１フラグが第１６図に示す制
御信号ＲＣＩＦ（”１”）のタイミングにおいて順次読
出され、エラーフラグ判定回路１ｏへ入力される。

上述した制御信号ＲＣＩ　Ｆ　（”１　”　）のタイミ
ングにＪ３いては、セレクタ３５のセレク１へ端子Ｓｅ
２、セレクタ３７のセレクト端子Ｓｅ４へ各々゛１′″
信号が供給される。また、アンドゲート３９へ供給され
る制御信号ＣＩ　２Ｄ、オアゲート４０ａへ供給される
制御信号Ｃｌ２Ｄ、ＤＡＣＤがいずれも１１０１１信号
にある。この結果、アドレスＡＤＳは、 ＡＤＳ＝ＭＡＤＲ＋ＲＣＩ　Ｆ−ＡＤ　（ｘ　２＞・・
・・・・（５） となる。そして、Ｃ’１．／Ｃ２シンボルカウンタ３２
は、タイミング５−３において制御信号Ｃｌ２ＳＹＮＣ
（”１°“）によりリセッＩ〜され、以後、制御信号Ｒ
ＣＩト（“１″）のタイミング５−４゜５．６，８．９
・・・・・・４２においてその出力データが０，１．・
・・・・・２７と変化し、この結果、各Ｃ１フラグが順
次読出される〈第１４図参照）。

（７）０２フラグ瘤込み制御 エラーフラグ判定回路１ｏは、ＤＡＣへ出力づべきシン
ボルＷＯ−Ｗ２３の各々に対応してＣ２フラグを作成し
、作成したＣ２フラグ（１ビット）を６つのデータ（以
下、第１〜第６７ラグデータと称す）にまとめてデータ
バスＤＡＢＳ１へ出力づ−る。この場合、第１７ラグデ
ータは、シンボルＷＯ，Ｗ１　、Ｗ６．Ｗ７に対応１−
　ルＣ２７ラクニよって構成され、第２７ラグデータは
シンボルＷ１２、Ｗｌ３．Ｗｌ８．Ｗｌ９に３・１応づ
−るＣ２フラグによって構成され、第３７ラグデータ番
よシンボルＷ２．Ｗ３．Ｗ８．Ｗ９に対応する０２フラ
グによって構成され、第４７ラグデータはシンボルＷｌ
　４．Ｗｌ　５．Ｗ２Ｏ，Ｗ２１に対応づるＣ２フラグ
にＪ：つて構成され、第５７ラグデータはシンボルＷ４
．．Ｗ５．Ｗ１０．Ｗｌ　１に対応するＣ２フラグによ
って構成され、また、第６７ラグデータはシンボルＷ１
６．Ｗｌ　７．Ｗ２２．Ｗ２Ｂに対応づるＣ２フラグに
よって構成される。なお、このように各フラグデータを
構成している理由は後に説明する。そして、これら第１
〜第６７ラグデータは、各々タイミング６−１６．１７
゜１８．２０．２１．２２　（１なわち、制御信号ＷＣ
２Ｆ（’“１″）のタイミング）において、順次データ
バスＤＡＢＳ１へ出力され、第１７図に符号ＦＯ１，Ｆ
Ｏ２，ＦＯ３，爛０４．ＦＯ５，Ｆ２Ｏを付して示すエ
リア内に順次書込まれる。

ここで、０２フラグ書込用のエリアについて説明をして
おく。このＣ２フラグ書込用のエリアは第１７図に示す
ように符号ＦＯＩ〜Ｆ３６の１８エリアからなる。そし
て、これらのエリアは第１８図（第１３図と同一の用紙
）に示づように６個の相対領域Ｓ　Ｅ　Ｆ　Ｏ〜５ＥＦ
５に分ＩＪられ、各相対領域５ＥＦＯ−８ＥＦ５に各々
第１〜第６７ラグデータが書込まれる。この場合、相対
領域ＳＥＦ、０．５ＥＦ２．５ＥＦ４が各々２エリアと
なっている理由は書込用およびＤＡＣへの出力データの
読出し用に各々１エリアずつ設【プているからである。

一方、相対領域５ＥＦ１．ＳＥＥ二３．Ｓ［Ｆ５が各々
４エリアとなっている理由は、第２図に示づ遅延部Ｄ　
Ｉｙ６の２デイレイタイム遅延処理をＣ２フラグについ
ても行う必要があるからである。Ｊなわち、相対領域５
ＥＦＯ，５ＥＦ２，５ＥＦ４に各々書込まれる第１、第
３、第５フラグデータのＣ２フラグは２デイレイタイム
遅延が行われないシンボルに対応し、一方、相対領域Ｓ
［Ｆｌ、ＳＥＩ”３．．５ＥＦ５に各々書込まれる第２
、第４、第６ノラグデータのＣ２フラグは２デイレイタ
イム遅延が行われるシンボルに対応する。

さて、Ｃ２フラグ書込み制御に説明を戻づつ前述したよ
うに、第１〜第６フラグデータは各゛々制御信号Ｗ０２
Ｆ（’“１″）のタイミングにＪ３いてデータバスＤＡ
ＢＳＩへ出ツノされ、したがって、これらのフラグデー
タの書込みはこの制御信号ＷＣ２Ｆ（”１”）のタイミ
ングにおいて行われる。

制御信＠Ｗ０２Ｆが゛１″信号になると、セレクタ３５
のセレクト端子Ｓｅ２、セレクタ３７のセレクト端子Ｓ
ｅ３へ各々ＩＩ　１１＋信号が供給される。またこの時
、制御信号Ｃｌ２Ｄ、ＤＡＣＤは共に０１１信号にある
。この結果、アドレス△ＤＳは、 ＡＤＳ＝ＭＡＤＲ＋ＷＣ２Ｆ−ＡＤ　（ｘ　２）・・・
・・・（６） となる、そして、ＣＩ／Ｃ２シンボルカウンタ３２は、
タイミング６−３において制御信号Ｃｌ２ＳＹＮＣによ
りリセットされ、以後、制御信号ＷＣ２Ｆ（“”　ｉ　
”　＞のタイミング６−１６．１７゜１８．２０，２１
．２２においてその出力データが０．１・・・・・・５
と変化し、この結果、上記タイミングにＪ３い【第１〜
第６７ラグデータが順次、前述しＩＣＣ２フラグ書込用
１リアに書込まれる（第１４図参照）。

（８）０２誤りの訂正時における読出し／出逢み制御 この読出し／出逢み制御は、制御信号０２Ｃ（”　１　
”　）のタイミング（おいて行われる。この制御信号０
２　Ｇ　＜　”　１　”　）のタイミングにおいては、
セレクタ３５のセレクト端子Ｓｅ３およびセレクタ３７
のセレクト端子Ｓｅ３．Ｓｅ５へ各々“１″信号が供給
される。またこのタイミングに４３いて制御信号Ｃ１２
Ｄが″′１″信号にある。この結果、アドレスＡＤＳは
、 ΔＤＳ＝ＭＡＤＲ＋ＥＦＭＤ−ＡＤ　（ｋ　、ｌ　。

ｊ　）＋Ｒ０１Ｆ’−ＡＤ　（ｋ　、　Ｉ　、　ｊ　）
　十　Ｃａ　Ｏ＋１・・・・・・（７） となり、この（７）式に示リアドレスＡＤＳに基づいて
、誤りシンボルの読出しおよび訂正流シンボルの書込み
が行われる。なお、このアドレス制御の動作は前記（４
）　ｒＡの動作と略同じであり、詳細な説明は省略する
。

（９）０２フラグおよびＤＡＣ出力シン；ｇ　）しの読
出し制御 ＣＩ、Ｃ２デコードが終了したシンボルＷＯ〜Ｗ２．３
はＣ２フラグと共にＲＡＭ６から読出され、ＤＡＣへ出
力される。この場合、０２フラグの読出しは第１５図、
第１６図に示す制御信号Ｒ０２Ｆ　（”　１　”　）の
タイミングにおいて行われ、また、シンボルの読出しは
制御信号ＤＡＣＤ　（’“１″）のタイミングにおいて
行われる。まＩＬ　ＮこのＣ２フラグおよびＤＡＣ出力
シンボルの読出しは共に、ＤＡＣシンボルカウンタ３１
の出力データＤＯに基づいて行われる。すなわら、この
ＤＡＣシンボルカウンタ３１は１つ前のフレーム処理サ
イクルの最後で出力された内部フレーム同期信号ＸＦＳ
ＹＮＣによってリセットされ、以後、制御信号ＲＣ２Ｆ
　（”　１　”　）およびＤＡＣＤ（”１”ンのタイミ
ング、すなわち、タイミング１−０．１，２゜２５．２
６、タイミング２−０．１．２．’　２５゜２６、・・
・・・・、タイミング６−０．１．２．２５゜２６にお
いてその出力データＤｏがが０．１．２・・・・・・２
９と変化する。そして、この出力デ〜りＤＯの変化に基
づい−（アドレス制御が行われる。

以下、まずＣ２フラグの読出しから説明する。

この０２フラグの読出しは第１７図および第１８図に符
号Ｆｉｌ、に３２．Ｆ１３．Ｆ３４．Ｆ１５、Ｆ３６を
イ１した」ニリア内の第１〜第６ノラグデータを各々、
タイミング１−０．　２−０．・・・・・・６−０にお
いて順次読出づことにより行われる。

りなわら、制御信号ＲＣ２Ｆ　（”　１　”　）のタイ
ミングにおいては、セレクタ３５のセレクト端子Ｓ０１
およびセレクタ３７のセレクト端子Ｓｅ　１へ各々ＩＩ
　１　ＩＩ信号が供給され、また、制御信号ｃ１２Ｄ、
ＤＡＣＤは共に゛Ｏ″信号にある。この結果、アドレス
ＡＤＳは、 ＡＤＳ＝ＭＡＤＲ−１−ＲＣ２Ｆ−ＡＤ　（ｘ　３　）
　−・・・・・（８） 但し、Ｘ　３　：　ＲＯＭ３４の出力 となる。

しかして、タイミング１−０．２−０・・・・・・６一
Ｏにおいて各々、ＤＡＣシンボルカウンタ３１の出力デ
ータＤｏが０．５，１０，１５，２０．２５になると、
これらの各データＤｏに対応して第１３［１に示すよう
にＦ＜　ＯＭ　３　／からデータ０，１゜２．３，４．
５が順次出力され、このＲＯＭ３４の出）ｊデータに基
づいて第（８）式のアドレスΔＤＳが決定され（第１４
図参照）、フラグデータ（Ｃ２フラグ）の読出しが行わ
れる。

次に、ＤＡＣ出力シンボルの読出しについて説明づる。

このＤＡＣ出力シンボルの読出しは第１７図に一点鎖線
ＩＣで示ず各エリア内のシンボルを読出ずことにより行
われる。これらの各エリアの内、第２図に承り遅延部Ｄ
　Ｉｙ６の遅延処理を必要としないシンボルが記憶され
ているエリアは、Ｃ２デ」−ド時の読出しエリアの１つ
下（第１７図において〉の１−リアとなり、ま／ｊ、遅
延処理を必要とり−るシンボルが記憶されている］−リ
アは、Ｃ２Ｉコ一ド時の読出しエリアの３つ下のエリア
となる。

制御信号ＤＡＣＤ（”１′′）のタイミングにおいては
、セレクタ３５のセレクト端子ｓ０１およびセレクタ３
７のセレクト端子３ｃ　２．Ｓｅ　５へ各々１１１　ｔ
ｌ信号が供給され、また、制御信号ｃ１２Ｄが′０″で
あることからアントゲ−１〜３９の出力が゛Ｏ″信号と
なり、また、オアグー１〜４゜ａの出力がｌ　１１＋　
信号となる。この結果、アドレスＡＤＳは、 Ａ　Ｄ　Ｓ　＝　ＭΔＤ）で＋Ｅ　ＦＭＤ・ＡＤ（ｘ３
）＋ＤＡＣＤ−ＡＤ　（ｘ　３）＋１・”１９）どなる
。

そして、制御信号０ＡＣＤ（”１°′）のタイミング、
すなわら、タイミング１−１．２，２５゜２６．２−１
．２，２５，２６．・・・・・・６−１．２゜２５．２
６に：Ｊ３い（各々、ＤＡＣシンボルカウンタ３１の出
力−ｙ’　−タＤ　Ｏが１．２，３，４，６゜７．８．
９，１１．・・・・・・、２９ど変化づ−ると、これに
対応して、ＲＯＭ３４がら第１３図に示Ｊデータ０，１
，６，７，１６，１７，２２，２３゜・・・・・・、２
７が各々出）ｊされる。ここで、ＲＯＭ　３４の出力が
０．１．２・・・・・・ど順次増加づるデータとなっで
いない理由は第２図におけるクロス部Ｃｌ０Ｓ２の入替
え処理を行うためである。づ゛なわち、ＲＡＭ６には第
１７図に示すように各シンボルがＷＯ・・・・・・Ｗ２
３の順に記憶されている。しかし、この順序は各シンボ
ルの正しい順序（第１図最左端の順序）ではない。そこ
で、ＤＡＣ出力時には、もとの正しい順序で各シンボル
を読出す必要かある１１ しかして、ＲＯＭ３４の出力データによる順序でＥＦＭ
Ｄ−ＡＤＪ３よびＤＡＣＤ・ＡＤ　ｈ＜　ＲＯＭ２Ｏか
ら読み出され、この読出されＩＣＣデアドレスデータ基
づいてアドレスＡＤＳが形成され、このアドレスデータ
ＡＤＳに基づいて、第１７図に一点鎖線ＩＣにて示すエ
リア内の各シンボルが順次読出される。ここで、ＤＡＣ
Ｄ　−ＡＤの６値は勿論第２図の貯延部Ｄ　ｌｙ６の遅
延処理を考慮した値となっている。

なＪ５、第１〜第６７ラグデータが各々前述した構成と
なっている理由は、各ＤＡＣ出力シンボルに対応づるＣ
２フラグを、ＤＡＣ出力シンボルの読出し順序と同じ順
序でＲＡＭ６に記憶さけるためである。

以上が第１２図に示Ｊアドレス制御回路１の詳細である
。

なお、参考までにＥＦＭフレーム同期イム号Ｖ　ＦＳＹ
ＮＣの周期が通常の状態に比べて内部フレーム同期信号
ＸＦＳＹＮＣより４フレ一ム分先行した場合（ジッタが
＋４の場合）、逆に４フレ一ム分涯延した場合（ジッタ
が−４の場合）におりるＲ　Ａ　Ｍ　６の状態を第１９
図、第２０図に示づ。なお、第２０図においては基準ア
ドレスＩＥ　Ａ　Ｄ　Ｒと基準アドレスＭΔＤＲの位置
が一致しているが、シンボル出逢み時にはアダー４ｏの
キＶリイ端子に１″が印加されず、一方、Ｃ１，Ｃ２デ
］−ド、ＤＡＣ出力時においては１′′が印加されるこ
とから、Ｎ込み中のエリア内のシンボルを用いでＣ１デ
コード等の処理が行われることはない。

以上説明したにうに、この発明によれば復調され１ｃ音
楽信号データを−ｈ記憶りるバッファレジスタと、前記
バッフルレジスタ内に前記音楽信号データが記憶された
場合に第１の（Ｆｉ号を出力する回路ど、１フレーム処
理勺イクル内において、１フレームＦ「に含まれるデー
タ数より多い数のパルス（８号を出力するタイミング制
御回路と、前記第１の信号および前記パルス信号が共に
出力された時点で前記バッファレジスタ内の音楽信号デ
ータを１）ａ記メモリに書込む回路とを設（）たので、
音楽信号データのメモリへの書込みを最小限のハードウ
ェア構成によって行うことができる利点が得られる。

【図面の簡単な説明】

第１図、第２図は各々、ＣＤ（コンパクトディスク）シ
ステムにおいて、ディスクへデータを書込む書込み回路
およびディスクから読出したデータを処理する処理回路
の概念図、第３図はディスクにデータが書込まれている
状態を示ＩＩＲ略図、第４図はこの発明の一実施例を適
用したＣＤプレーヤの要部の構成を示Ｊ゛ブ１コック図
、第５図は同ＣＤプレーヤにおけるバッファレジスタ４
および繊込み制御回路５の構成を示づブロック図、第６
図は第５図に示す回路の動作を説明するだめのタイミン
グチ１７−１−１第７図〜第１１図は各々この発明の一
実施例によるアドレス制御回路１ににって行われるアド
レス制御の基本的考えｈを簡１１１なモデルを用いて説
明Ｊるための図であり、第７図はモデル説明にお１ノる
ディスクデータの記録状態を示す図、第８図はアドレス
制御回路１の基本的構成を示づ図、第９図（イ）〜（ニ
）は各々モデル説明におけるＲＡＭ６のデータ記憶状態
を承り図、第１０図は第９図（イ）〜（ニ）に示１相対
領域５ＩＥＯ−８Ｅ３を各々縦に、かつ別々に記載した
図、第１１図は、第１０図に示す各相対領域ＳＥＯ〜Ｓ
Ｆ３にジッタ吸収用］−リアを設けた状態を示す図、第
１２図はこの発明の一実施例によるアドレス制御回路１
の構成を示すブロック図、Ｍ１１３図第１４図は各々同
アドレス制御回路′１におけるＲＯＭ３４．３６の記憶
内容を示１図、第１５図、第１６図は各々同アドレス制
御回路１の動作を説明するためのタイミング制御回路、
第１７図は通常状態（ジッタＯ）にＪ３けるＲＡＭ６の
ｆ−全記憶状態を示す図、第１８図はＲＡＭ６内のＣ２
フラグ岡込用の記憶エリアを示す”図、第１９図、第２
０図は各々ジッタが４−４．−４の場合におけるＲＡＭ
６のデータ記憶状態を示１図である。 ４・・・・・・バッファレジスタ、５・・・・・・書込
み制御回路、６・・・・・・ＲＡＭ、７・・・・・・ゲ
ート回路、１５・・・・・・タイミング制御回路。 出願人　日本楽器製造株式会社

Claims (1)

【特許請求の範囲】
1. ディスクに記録された信号を読出し、復調して音楽信号
   データとし、この音楽信号データを−Ｈメモリへ記憶さ
   せ、このメモリ内の音楽信号データを読出してアナログ
   音楽信号を形成するＤＡＤプレーヤにおいて、復調され
   た前゛記音楽信号データを一吋記憶するバツスアレジス
   タと、前記バッフ７レジスタ内に前記音楽信号データが
   記憶された場合に第１の信号を出力づる回路と、１フレ
   ーム処理サイクル内において、１フレームＦｒに含まれ
   るデータ数より多い数のパルス信号を出力するタイミン
   グ制御回路と、前記第１の信号および前記パルス信号が
   共に出力された時点で前記バッファレジスタ内の音楽信
   号データを前記メモリに書込む回路とを具備してなるＣ
   ＡＤプレーヤにおけるデータ書込み回路。