JPS6080197A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジスタ）
で構成され、ＦＡＭＯ３（フローティング・アバランシ
ュインジェクションＭＯ３ＦＥＴ）のような半導体素子
を記憶素子（メモリセル）とするＥＰＲＯＭ　（エレク
トリカリ・プログラマブル・リード・オンリー・メモリ
）装置に有効な技術に関するものである。

〔背景技術〕

ＦＡＭＯ３（フローティング・アバランシュインジェク
ションＭＯ３ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＰＲＯＭ装置が公知である（例え
ば、特開昭５４−１５２９３３号公報参照）。

この発明に先立って、本願発明者等は、ＥＰＲＯＭ装置
におけるセンスアンプとして、第１図に示すような回路
を既に開発した。

このセンスアンプにおいては、メモリアレイからの読み
出し信号、言い換えるならば共通データ線ＣＤの電圧を
レベルリミッタ機能を持つゲート接地型ソース入力の増
幅ＭＯ３ＦＥＴＱＩ　５によって増幅して、基準電圧Ｖ
　ｒｅｆとともに差動増幅回路Ａに供給するものである
。上記増幅ＭＯ３ＦＥＴＱ１５のドレインと電源電圧Ｖ
ｃｃとの間には、エンハンスメント型の負荷ＭＯ３ＦＥ
ＴＱＩ　４が設けられる。

このセンスアンプにあっては、次のような問題を有する
ものであることが本願発明者の研究によって見い出され
た。すなわち、上記増幅回路の負荷手段としてゲート、
ドレインを共通化したエンハンスメント型ＭＯ３ＦＥＴ
ＱＩ　４を用いているので、第２図の電源特性図に示す
ように、電源電圧ＶＣＣの上昇とともに、そのコンダク
タンス特性が大きくなる。したがって、上記メモリアレ
イと増幅回路とめ直列ＭＯ３ＦＥＴのコンダクタンス特
性の比によって出力レベルが決定されるため、電源電圧
Ｖｃｃの上昇に従って読み出し出力のハイレベルＶＪ（
とロウレベルＶＬがある電圧までは共に上昇する。読み
出し出力のハイレベルＶｌｌは、電源電圧Ｖｃｃがある
電圧を超えると、逆に低下しはじめる。この理由は、電
源電圧Ｖｃｃの上昇によってワード線の選択レベルが上
昇するため、論理″０”書込みのメモリセル、言い換え
るならば、フローティングゲートに電荷が注入されるこ
とによって実質的なしきい値電圧が高くされたＦＡＭＯ
３）ランジスタがオン状態になる。これによって、上記
読み出し出力のハイレベルＶＨが逆に低下するものとな
る。上記実質的なしきい値電圧は、フローティングゲー
トへの注入電荷量によって左右されるので、電荷量が少
ないと同図に破線で示したようにより低い電源電圧Ｖｃ
ｃから出力ハイレベルＶＨが低下を開始することとなっ
て、電源マージンが悪化するものとなる。

また、上記負荷ＭＯ３ＦＥＴＱＩ　４のコンダクタンス
特性を小さくすると、上記ハイレベルＶＩ（とロウレベ
ルＶＬのレベル差（マージン）ヲ大キくできるが、コン
ダクタンス特性をあまり小さくすると、電源電圧Ｖｃｃ
が逆に低下したとき、その電流供給能力が低下して、メ
モリアレイの共通データ線ＣＤへのプリチャージ時間が
極端に長くなるので、上記負荷ＭＯ３ＦＥＴＱＩ　４の
コンダクタンス特性はあまり小さくできない。

したがって、第１図のセンスアンプにあっては、上記読
み出しハイレベルＶＨがその書込み電荷量に応じて一定
の電圧から低下してしまうこと、バーｆレベルＶ）Ｉと
ロウレベルＶＬとのレベル差をあまり人きく出来ないこ
とより、電源動作マージンが小さいという問題がある。

〔発明の目的〕

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面がら明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なもの負荷手
段として、並列形態にされ、ゲート１゛レイン間が共通
接続されたエンハンスメント型Ｍｏ５ｒＥｒとゲート、
　ソース間が共通接続されたディプレッションｇｙｒ６
ｓＦＥＴとを用い゛て、その合成コンダクタンス特性に
よって、動作マージンの拡大と高速化を達成するもので
ある。

〔実施例〕

示されている。

この実施例ＥＰＲＯＭ装置は、図示しない外部端子から
供給されるアドレス信号を受けるアドレスバッファを通
して形成された相補アドレス信号がアドレスデコーダＸ
−ＤＣＲ，Ｙ−ＤＣＲに入力される。

アドレスデコーダＸ−ＤＣＲは、その相補アドレス信号
に従ったメモリアレイＭ−ＡＲＹのワード綿Ｗの選択信
号を形成する。

アドレスデコーダＹ−ＤＣＲは、その相補アドレス信号
に従ったメモリアレイＭ　−Ａ　ＲＹのデータ＃ｆＰ、
Ｄの選択信号を形成する。

上記メモリアレイＭ−ＡＲＹは、その代表として示され
ている複数のＦＡＭＯ３）ランジスタ（不揮発性メモリ
素子・・ＭＯＳ’Ｆ　Ｅ’ＴＱ　１〜Ｑ６）と、ワード
線Ｗｌ、Ｗ２及びデータ線Ｄ１〜Ｄｎとにより構成され
ている。また、特に制限されないが、読み出し基準電圧
Ｖ　ｒｅｆを形成するため、グミ−Ｆ　Ａ　Ｍ　ＯＳ　
ｌ・ランジスタＱ１６．Ｑ１７が各ワード線Ｗｌ、Ｗ２
に設番ノられる。

上記メへリアレイ開−八ＲＹにおいて、同じ行に配置さ
れたＦＡＭＯ５）ランジスタＱ１〜Ｑ３（Ｑ４〜Ｑ６）
のコントロールゲートは、それぞれ対応するワード線Ｗ
ｌ　（Ｗ２）に接続され、同し列に配置されたＦＡＭＯ
３トランジスタＱｌ。

Ｑ４〜Ｑ３．Ｑ６のドレインは、それぞれ対応するデー
タ線Ｄ１〜Ｄｎに接続されている。また、グミ−ＦＡＭ
Ｏ３）ランジスタＱｔ６．．ｃｒ１７のドレインは共通
接続される。

そして、上記ＦＡＭＯ３）ランジスタの共通ソース線Ｃ
Ｓは、特に制限されないが、書込め信号ｗｅを受けるデ
ィプレッション型ＭＯ３ＦＥＴＱ１０を介して接地され
ている。上記各データ１．１　Ｄ１〜Ｄｎは、カラム（
列）選択スイッチＭＯ３ＦＥ　Ｔ　Ｑ　７〜Ｑ９を介し
て、共通データ線ＣＤに接続されている。また、上記グ
ミ−ＦＡＭＯＳトランジスタＱ１６．Ｑ１７の共通接続
されたドレインの電位は、上記カラム選択スイッチＭＯ
３ＦＥ１゛と等価なＭＯ５ＦＥＴＱＩ　＆を介して取り
出される。このＭＯ３ＦＥＴＱＩ　８のゲートには、電
源電圧Ｖｃ（、が定常的に供給される。

上記共通データ線ＣＤには、外部端子Ｉ１０から入力さ
れる書込み信号を受ける書込み用のデータ人力バッファ
ｌ）　Ｉ　Ｂの出力端子が接続される。

また、上記共通データ線Ｃ’Ｄは、センスアンプＳＡの
入力段回路を構成し、次に説明するレベルリミソタ機能
を持つ増１１＄１Ｍｏ　Ｓ　Ｆ　ＥＴＱ　１５のソース
側に接続される。なお、上記ＭＯＳＦ’ＥＴＱＩ８を通
したグミ−ＦＡＭＯ３）ランジスタからの電位は、上記
同様な増幅ＭＯ３ＦＥＴＱ２１のソース側に供給される
。そして、これらの増幅ＭＯ３ＦＥＴＱｌ　５．Ｑ２１
のゲートには、ディプレッション９Ｍ０３Ｆ’ＥＴＱ１
１とエンハンスメント型ＭＯ３ＦＥＴＱＩ　２とで構成
され、そのコンダクタンス特性比に従った電源電圧Ｖｃ
ｃの分圧電圧がバイアス電圧として共通に供給される。

この実施例では、電源動作マージンの拡大と高速読み出
し動作を実現するため、上記川幅Ｍ　ＯＳＦＥ’ｒＱ１
５．Ｑ２１のドレインニは、次のような負荷回路がそれ
ぞれ設４．１られる。

すなわち、上記負荷回路は、ゲート、ドレインウ（共通
接続されたエンハンスメント型ＭＯ３ＦＥＴＱ１４とゲ
ート、ソースが共通接続されたディプレッション型ＭＯ
３ＦＥＴＱＩ　３との並列回路シこよって構成される。

特に制限されないが、上記エンハンスメント型ＭＯ３Ｆ
ＥＴＱ１３は、そのソース電位を高く設定するため、低
しきい値電圧のものが用いられている。基準電圧Ｖ　ｒ
ｅｆを形成するための負荷回路も、上記同様なエンハン
スメン）型ＭＯ３ＦＥＴＱ２０とディプレッション型Ｍ
ｏ５ＦＥＴＱ１９とによって構成される。

なお、上記ＭＯ３ＦＥＴＱｌ　３とＱ１４との合成コン
ダクタンス特性と、増幅ＭＯ３ＦＥＴＱＩ５及びメモリ
アレイＭ−ＡＲＹにお番プる選択されたＩ”ＡＭＯ３Ｉ
−ランジスタ等との直列コンダクタンス特性との比に従
ったハイレベルＶＨとロウレベルＶＬとのはソ′中間し
ベルになるように、上記基準電ＴＪＥＶｒｅｆを形成す
るための負荷回路のＭＯ３ＦＥＴＱ１９．Ｑ２０の合成
コンダクタンス特性が設定される。

メモリセルの記憶情報の読み出し時において、アドレス
デコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによって選択されたメ
モリセルには、上記ＭＯ３ＦＥＴＱ１５を介してバイア
ス電圧が与えられる。選択されたメモリセルは、書込み
データに従って、ワード線ｊＡ択レベルに対して、高い
しきい値電圧か又は低いしきい値電圧を持つものである
。

選択されたメモリセルがワ・−ド線選択レベルにかかわ
Ｃうずにオン状態にされている場合、共通データ線ＣＤ
は、ＭＯ３ＦＰ、ＴＱＩ　５によって比較的ハイレベル
にされる。一方、選択されたメモリセルがワ・−ド線選
択【ノベルによ、ってオン状態にされている場合、共通
データ線ＣＤは比較的ロウ１／ベルにされる。この場合
、共通データ線ＣＤのハイシノヘルは、Ｍ　ＯＳ　Ｆ　
Ｆ、　Ｔ　Ｑ　１５　（Ｚｌゲー［電■が上記Ｍ　ＯＳ
　Ｆ　ＥＴＱ　１１　、　Ｑ　１２のコンダクタンス比
に従って、比較的低くされてい、ｂごとによって比較的
低いレベルにされる。

共通デーφ゛線ＣＩ）のロウレベルは、ＭＯＳＦＥＴ　
Ｑ　１　、’ｉ及びＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｌ　３
　、　Ｑ　ｌ　４とメモリセル・？ｉ：構成Ｊ“るＮｉ
　ＯＳ　Ｆ　Ｅ　Ｔとの１法比を適当に設定することに
よって比較的高いレベルにされる。

このような共通データ線ＣＤのハイレベルとロウレベル
とを制限すると、この共通データ線ＣＤ等に信号変化速
度を制限する浮遊容量等の容量が存在するにかかわらず
に、読み出しの高速化を図ることができる。すなわち、
複数のメモリセルからのデータを次々に読み出すような
場合において共通データ線ＣＤの一方のレベルが他方の
レベルへ変化させられるまでの時間を短くすることがで
きる。

なお、上記増幅用のＭＯ３ＦＥＴＱ１５は、ノｒ゛−ト
接地型ソース入力の増幅動作を行い、特に制限されない
が、ランチ形態とされた次段の差動増幅回路Ａにその出
力を伝える。そして、この増幅回ｌ／８Ａの出力は、デ
ーク出方バッファＤ　Ｏ１３を介して上記外部端子Ｉ１
０から送出される。

制御回路Ｃ０ＮＴは、外部端子ＣＥ、０π、ｉＧＭ及び
ＶＰｌｌに供給されるチップイネーブル信号。

アウトプットイネーブル信号、プログラム信号及び書込
み用高電圧に応じて、後述する内部制御信号Ｃｅ、Ｗｅ
等を形成する。

次に、上記センスアンプＳＡの増幅動作の電源依存性を
第４図の特性図を参照して遜錦明する。

この実施例においては、並列形態とされたエンハンスメ
ント型ＭＯＳ　Ｆ　Ｆ、ＴＯ，１４とディプレッション
型ＭＯ８Ｉ？Ｅ′ｒＱ１３とにより負荷回路が構成され
ている。」二記エンハンスメント型ＭＯ３Ｆ）ＥＴＱ１
４は、そのゲートがドレインと共通接続されること、言
い換えるならば、ゲートに電源電圧Ｖｃｃが供給される
ことによって、その電源電圧ＶＣＣの上昇とともにコン
ダクタンス特性が大きくなる。これに対して、ディプレ
ッジコン型ＭＯ３ＦＥＴＱ１３は、そのゲートとソース
とが共通接続されているので、は覧゛定電流特性を示し
、電源依存性を持たない。したがって、読み出し出力の
ハイレベルＶｌｌとロウレベルＶＬば、上記第１図の特
性に比べてよりなだらかに電源電圧Ｖｃｃの上昇に従っ
て一定電圧までは共に上昇する。そして、上記出力ハイ
レベルＶＨは、前記同様に電源電圧Ｖｃｃの上界によっ
てワード線の選択レベルが上昇するため、論理″０”書
込みのメモリセル、言い換えるならば、フローティング
ゲートに電荷が注入されることによって実質的なしきい
イ１へ電圧が高くされたＦＡＭｏｓ＋−ランジスクがオ
ン状態になることによって逆に低下するものとなる。上
記出力のハイレベルＶＨとロウレベルＶ　Ｌ　ノＬ、ｔ
　Ｌ”中間電位になるように基準電圧Ｖ　ｒｅｒが一点
鎖線で示すように設定されている。

この実施例では、上記出力ハイレベルＶｌｌとロウし・
ベルＶ　Ｌとの電源依存性をディプレッジ９ン型ＭＯ３
ＦＥ′ｒの定電流特性を利用して緩く４−るものである
。この実施例では、このよ・うに上記出力ハイレベルＶ
Ｈと基準電圧Ｖ　ｒｅｆとの交叉する電圧（Ｖｃｃ）点
を高くすることにより、電源マージンを大きくするｔ）
のである。

また、電源電圧Ｖｃｃが低下した場合でも、定電流特性
を持つディプレッジコン型ＭＯＳ　Ｆ　Ｅ　ＴＱ−１３
により共通データ線ＣＩ）へのプリチャージ電流を確保
して高速読の出し化を図っている。

〔効　果〕 ＋１１ゲート接地型ソース入力の増幅ＭＯＳ　Ｆ　ＥＴ
の負荷回路として、電源依存性を持たないディプレッシ
ョン型Ｍ　ＯＳ　ＦＥ　Ｔと電源依存性を持つエンハン
スメント型ＭＯ３ＦＥＴとの合成コンダクタンス特性を
利用することによって、電源電圧が低下した時でも共通
データ線へのプリチャージ電流を確保できる。したがっ
て、その合成コンダクタンス特性を比較的小さくするこ
とによって、出力ハイレベルとロウレベルのレベル差を
大きくできるから、電源マージンの拡大を図ることがで
きるという効果が得られる。

（２）ディプレッション型ＭＯ３ＦＥＴによって、共通
データ線へのプリチャージ電流を確保できるから、より
広い範囲の電源電圧にわたって高３！！！読み出し動作
を実現することができるというすＪ果が得られる。

（３）ディプし・フシ９二／型１ｔ／ＩＯ３ＦＥＴと工
二／ハンスメント型ＭＯＳ　Ｆ　ＥＴとの並列回路によ
りｆｉｐ５回藷を構成することによって、その読み出し
出力のハイレベル／ロウレベル及び基準電圧の電源依存
性を緩やかにできる。これにより、電源電圧Ｖｃｃの上
昇によってワード線の選択レベルが上昇して、論理“０
”書込みのメモリセル、言い換えるならば、フローティ
イングゲートに電荷が注入されたため実質的なしきい値
電圧が高くされたＦＡＭＯＳトランジスタがオン状態に
なることによって逆に低下する出力ハイレベルの特性と
基準電圧Ｖｒｅｆとの交叉電圧を高くできる。これによ
って、電源マージンの拡大を図ることができるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、共通データ線
と回路の接地電位点との間にリーク電流を流す高抵抗手
段を設けることによって、非選択状態でも共通データ線
ＣＤが一定のレベルになるようにするものであってもよ
い。また、上記増幅ＭＯ３ＦＥＴＱＩ　５．（１２１と
ゲート及びソースをそれぞれ共通化したレベルリミッタ
川のＭ　ＯＳ　Ｆ　）Ｚ　Ｔを設けるものとしてもよい
。さらに、」二記ゲート接地型ソース入力の増幅ＭＯ３
ＦＥＴＱＩ　５．Ｑ２１により形成した出力ハイレベル
／ロウレベルと基ｔｒＳ電圧Ｖ　ｒｅｆ　とを受ける停
動増幅回路の具体的回！７８構成は、何であってもよい
。

また、基準電圧Ｖｒｅｆを形成する回路は　上記のよう
に、出カバ・ｆレベルＶ　ＨＪ：　ｌコ・°７レー、ル
Ｖ　Ｉ。

とのは＼中間電位を形成するものであれば何であっ−ζ
ｔ）よい。

〔利用分野〕

この発明は、フロ・−テ、Ｃングゲ・−１・に１侮をｊ
１択的に注入することによって情報の記５．′！を行う
半導体記憶装置に広く利用できるものである。

【図面の簡単な説明】

ｆｆｌｊ図は１．′：、の発明に先立って考えら１７て
いる増幅回路の一例を示１−回路図、 第２図は、」−龍笛１図の１ｔ′７幅回路における読み
出し出力の電源依存性を示す特性図、 第３図は、この発明に係る半導体記憶装置の一実施例を
示す回路図、 第４図は、その読み出し出力信号の電源依存性の一例を
示す特性図である。 Ｘ−ＤＣＲ，Ｙ−ＤＣＲ・・アドレスデコーダ、Ｍ−Ａ
ＲＹ・・メモリアレイ、ＳＡ・・センスアンプ、ＤＩＢ
・・データ入カバソファ１．Ａ・・増幅回路、ＤＯＢ・
・データ出カバソファ代理人弁理士　高橋　明夫□ 第　１１″′２１　第　２　。 第４図

Claims (1)

1. 【特許請求の範囲】 １、コン１−ロールゲートとフローティングゲートとを
   有し、フローティングゲートに電荷を取り込むことによ
   り情報記憶を行う不揮発性半導体記憶素子がマトリック
   ス状に配置されて構成されたメモリアレイと、上記メモ
   リアレイからの読み出し信号をソース側に受けるゲート
   接地型増幅ＭＯ３ＦＥＴと、この増幅ＭＯ３ＦＥＴのド
   レインと電源電圧との間に並列形態に設けられ、そのゲ
   ート。 ドレ・インが共通接続されたエンハンスメント型ＭＯ３
   ＦＥＴとそのゲートソース間が共通接続されたディプレ
   ッション型ＭＯ３ＦＥＴとからなる負荷手段とを含むセ
   ンスアンプとを具備することを特徴とする半導体記憶装
   置。 ２、上記増幅Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのドレイン出力は、
   ダミーセルを用いて形成された基準電圧とともにランチ
   形態の差動増幅回路に供給されるものであることを特徴
   とする特許請求の範囲第１項記載の半導体記憶装置。 ３、エンハンスメント型ＭＯ３ＦＥＴは、低しきい値電
   圧のＭＯＳＦＥＴであることを特徴とする特許請求の範
   囲第１又は第２項記載のＥＰｒ？ＯＭ装置。