JPS6080252A - ゲ−トアレイ方式ｍｏｓ集積回路装置 - Google Patents
ゲ−トアレイ方式ｍｏｓ集積回路装置Info
- Publication number
- JPS6080252A JPS6080252A JP58188181A JP18818183A JPS6080252A JP S6080252 A JPS6080252 A JP S6080252A JP 58188181 A JP58188181 A JP 58188181A JP 18818183 A JP18818183 A JP 18818183A JP S6080252 A JPS6080252 A JP S6080252A
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- JP
- Japan
- Prior art keywords
- insulation film
- wiring
- mos
- conductor
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野の説明
本発明はゲートアレイ方式ＭＯ８集積回路装置にかがシ
とくに耐放射線性ゲートアレイ方式ＭＯ８集積回路装戴
に関する。
とくに耐放射線性ゲートアレイ方式ＭＯ８集積回路装戴
に関する。
（２）従来技術の説明
従来の一般的カゲートアレイ方式ＭＯ８集私回路装置の
ＭＯＳ）ランジスタは第１図の構造になっている。同図
には断面図と平面図を示しである。
ＭＯＳ）ランジスタは第１図の構造になっている。同図
には断面図と平面図を示しである。
第２図はフィールド配化膜部分の披大図である。
ＮチャンネルＭＯ８）ランジスタの場合を簡単に説明す
ると、Ｐ型基板１上でフィールド酸化領域５のパターン
２の内側にドレイン、ソースに相等するＮ＋の領域３を
拡散し、アルミ又はポリシリコンによるゲート４を備え
、領域１とゲート４０間を薄いゲート酸化膜６で絶縁す
る構造になっている。ＭＯ８ト７ンジスタ領域以外の部
分は厚いフィールド酸化膜５で覆われておシフイールド
酸化膜下のしきい値電圧を高めている。又フィールド酸
化膜の下には、配線パターン７による電界によシフの真
下めＰ−領域７′がＭＯ８反転しない様に、ガードリン
グと称するＰ＋領域８が埋込まれており、７の真下のＭ
Ｏ８反伝Ｕ３い値電圧をさらに高めている。かシに７の
真下の部分がＭＯ８反転したとすると、隣接のトランジ
スタ間の電流リークが生じたシ、隣接部分にグランド配
線（例えばサブコンタクト）がおると、電源−グランド
間のリーク電流の増加となる。通常の設計で拡前記７の
真下の反転しきい値電圧は１０〜３０ Ｖに設計する為
に通常の使用環境下では反転は起こらない。
ると、Ｐ型基板１上でフィールド酸化領域５のパターン
２の内側にドレイン、ソースに相等するＮ＋の領域３を
拡散し、アルミ又はポリシリコンによるゲート４を備え
、領域１とゲート４０間を薄いゲート酸化膜６で絶縁す
る構造になっている。ＭＯ８ト７ンジスタ領域以外の部
分は厚いフィールド酸化膜５で覆われておシフイールド
酸化膜下のしきい値電圧を高めている。又フィールド酸
化膜の下には、配線パターン７による電界によシフの真
下めＰ−領域７′がＭＯ８反転しない様に、ガードリン
グと称するＰ＋領域８が埋込まれており、７の真下のＭ
Ｏ８反伝Ｕ３い値電圧をさらに高めている。かシに７の
真下の部分がＭＯ８反転したとすると、隣接のトランジ
スタ間の電流リークが生じたシ、隣接部分にグランド配
線（例えばサブコンタクト）がおると、電源−グランド
間のリーク電流の増加となる。通常の設計で拡前記７の
真下の反転しきい値電圧は１０〜３０ Ｖに設計する為
に通常の使用環境下では反転は起こらない。
とζろで近年宇宙開発や原子力施設の開発が進み、耐放
射線性デバイスの需要が増大してきている。宇宙環境で
は少量の重イオンや多量の電子線等イオン化を生じる放
射線下に半導体デバイスがさらされる。原子力施設の環
境では多種類の放射線下に半導体デバイスがさらされる
ことになる。
射線性デバイスの需要が増大してきている。宇宙環境で
は少量の重イオンや多量の電子線等イオン化を生じる放
射線下に半導体デバイスがさらされる。原子力施設の環
境では多種類の放射線下に半導体デバイスがさらされる
ことになる。
これら放射線下にさらされたＭＯＳ）ランジスタの一般
的なダメージは、次の様に説明される。
的なダメージは、次の様に説明される。
つまＪＭＯ８）ランジスタに、イオン化を生じる電子線
・Ｘ線等の放射線が入射すると、酸化膜中に電子−正孔
対が発生する。電子は移動しやすい為に陽極側にドリフ
トするが、正孔は移動しにくい為シリコン−酸化膜界面
近くの酸化膜中に正の残留空間１、荷として残る。正の
空間電荷が増大するにつれて電界が減少する為、電荷の
蓄積が少なくなル、電界が零になると蓄積が止まる。し
たがって正の空間電荷の蓄積浦゛は、酸化膜上の導体の
電位に依存する。この正の残留空間電荷の蓄積はＮチャ
ンネルＭＯＳトランジスタのゲートしきい値電圧を下げ
るというダメージを考える。又、第２図で配線ハターン
７にＶＤＤ程度の高電圧が印加されていると、フィール
ド酸化膜中の８の部分でも正の残留空間電荷の蓄積が起
こる。これによシゲートのしきい値電圧を下けた時と同
様の働きでフィールド酸化股下のしきい値電圧を下げ、
リーク電流増大等のダメージを与える。
・Ｘ線等の放射線が入射すると、酸化膜中に電子−正孔
対が発生する。電子は移動しやすい為に陽極側にドリフ
トするが、正孔は移動しにくい為シリコン−酸化膜界面
近くの酸化膜中に正の残留空間１、荷として残る。正の
空間電荷が増大するにつれて電界が減少する為、電荷の
蓄積が少なくなル、電界が零になると蓄積が止まる。し
たがって正の空間電荷の蓄積浦゛は、酸化膜上の導体の
電位に依存する。この正の残留空間電荷の蓄積はＮチャ
ンネルＭＯＳトランジスタのゲートしきい値電圧を下げ
るというダメージを考える。又、第２図で配線ハターン
７にＶＤＤ程度の高電圧が印加されていると、フィール
ド酸化膜中の８の部分でも正の残留空間電荷の蓄積が起
こる。これによシゲートのしきい値電圧を下けた時と同
様の働きでフィールド酸化股下のしきい値電圧を下げ、
リーク電流増大等のダメージを与える。
以上説明した残留空間電荷の量は、ＭＯ８デバイスが吸
収した全照射量に依存し、宇宙環境下では１０’ ｒａ
ｄ（、Ｓ＋ｉ ）程度の耐放射線性が要求される。
収した全照射量に依存し、宇宙環境下では１０’ ｒａ
ｄ（、Ｓ＋ｉ ）程度の耐放射線性が要求される。
（３）発明の詳細な説明
本発明は、衛星搭載用等耐放射線性のめられるＭＯ８集
積回路装置で多品゛種少量生産あるいは短納期のものに
ついて、ＭＯＳトランジスタの胸囲にそのＭＯ８集積回
路装置の最低電位と同電位の導体を配置することによシ
、フィールド酸化膜下の正の残留空間電荷の蓄積を防ぎ
、ＭＯ８反転を起こしにくくすることによシ、耐放射線
性の高いゲートアレ一方式ＭＯ８集積回路装置を提供す
るものである。
積回路装置で多品゛種少量生産あるいは短納期のものに
ついて、ＭＯＳトランジスタの胸囲にそのＭＯ８集積回
路装置の最低電位と同電位の導体を配置することによシ
、フィールド酸化膜下の正の残留空間電荷の蓄積を防ぎ
、ＭＯ８反転を起こしにくくすることによシ、耐放射線
性の高いゲートアレ一方式ＭＯ８集積回路装置を提供す
るものである。
（４）発明の構成
この発明は、半導体集積回路装置において、ＭＯＳ）ラ
ンジスタの周囲に、そのＭＯ８集積回路装置の最低電位
に接続された導体゛を仙の高電位の配線層よｐ下の屑に
配置することによシ耐放射線性向上が計れるゲートアレ
イ方式ＭＯ８集積回路装置である。
ンジスタの周囲に、そのＭＯ８集積回路装置の最低電位
に接続された導体゛を仙の高電位の配線層よｐ下の屑に
配置することによシ耐放射線性向上が計れるゲートアレ
イ方式ＭＯ８集積回路装置である。
（５） 実施例の駅、明
次に本発明の実施例について図面を参照して説明する。
本実施例を第３図に断面図、第４図に平面図を示す。本
実施例では第１図に示したＮチャンネルトランジスタの
周辺にゲートと同じポリシリコン９を配置したものであ
る。第３図で１１は層間絶縁膜、１０は配線用アルミで
ある。第４図の点線１４内のトランジスタベアを基本セ
ルとして配置する。ポリシリコン９はレイアウト上は任
意の位置から半導体装置の最低電位に接続され゛る。こ
の様にポリシリコンを配置しており゛は、アルミ配線１
０がフィールド酸化膜の上にレイアウトされていても、
電界がフィールド酸化膜に達しない為に正の残留空間電
荷の蓄積が起こらずＭＯｆＳ反転も起こらないことにな
る。
実施例では第１図に示したＮチャンネルトランジスタの
周辺にゲートと同じポリシリコン９を配置したものであ
る。第３図で１１は層間絶縁膜、１０は配線用アルミで
ある。第４図の点線１４内のトランジスタベアを基本セ
ルとして配置する。ポリシリコン９はレイアウト上は任
意の位置から半導体装置の最低電位に接続され゛る。こ
の様にポリシリコンを配置しており゛は、アルミ配線１
０がフィールド酸化膜の上にレイアウトされていても、
電界がフィールド酸化膜に達しない為に正の残留空間電
荷の蓄積が起こらずＭＯｆＳ反転も起こらないことにな
る。
しかし第３．第４図の例では、アルミ１層配線で回路を
構成できる利点があるものの、ポリシリ間マージンを取
る必要がある為集積度が上げられない。これを改良した
ものが第５図に示した実施例である。プロセス上アルミ
を２ｆｆｉ以上使用できる場合に最下層にある第１配線
アルミと同じアルミでＮチャンネルトランジスタの周辺
にアルミ１３を配置しこれを半導体装置の最低電位に接
続する。
構成できる利点があるものの、ポリシリ間マージンを取
る必要がある為集積度が上げられない。これを改良した
ものが第５図に示した実施例である。プロセス上アルミ
を２ｆｆｉ以上使用できる場合に最下層にある第１配線
アルミと同じアルミでＮチャンネルトランジスタの周辺
にアルミ１３を配置しこれを半導体装置の最低電位に接
続する。
Ｎチャンネルトランジスタのソース拳ドレインからは、
必要に応じてスルーホニルを通して第２アルミで配線す
る。又、アルミ１３は最低電位の電源線としても使用す
る。これによ〕さらに高集積度の回路を構成することが
可能である。又、集積度をさ番など下けずにＰ 半導体
基板上のフィールド酸化膜領域全面を覆うことが可能な
ため、式らに高い耐放射純性が得られる。
必要に応じてスルーホニルを通して第２アルミで配線す
る。又、アルミ１３は最低電位の電源線としても使用す
る。これによ〕さらに高集積度の回路を構成することが
可能である。又、集積度をさ番など下けずにＰ 半導体
基板上のフィールド酸化膜領域全面を覆うことが可能な
ため、式らに高い耐放射純性が得られる。
以上の実施例では導体でるるポリシリコンとアルミをＭ
ＯＳトランジスタの周囲にレイアウトしているが、これ
らの導体はポリシリコンやアルミに限られる必要はなく
、その半導体集荘回路装置に使用されている導体であれ
ば、その種類は何であってもかまわない。
ＯＳトランジスタの周囲にレイアウトしているが、これ
らの導体はポリシリコンやアルミに限られる必要はなく
、その半導体集荘回路装置に使用されている導体であれ
ば、その種類は何であってもかまわない。
又、最低型５位への接続が困難な場合は最低電位よシ少
し高い電圧に接続されても、効果は少なくなるが、全く
導体がない場合よシ高い耐放射線性が得られる。
し高い電圧に接続されても、効果は少なくなるが、全く
導体がない場合よシ高い耐放射線性が得られる。
基本セルの構成は１種類のみについて記述しであるが、
必要に応じて数Ｓ類の基本セルの複合体で集積回路を構
成する。集積回路の構成例を第６図に示す。ここでは内
部回路構成用基本セル１４を周期的に配置したまわシに
入出力回路用基本セル１５を配置し集積回路を構成して
いる。
必要に応じて数Ｓ類の基本セルの複合体で集積回路を構
成する。集積回路の構成例を第６図に示す。ここでは内
部回路構成用基本セル１４を周期的に配置したまわシに
入出力回路用基本セル１５を配置し集積回路を構成して
いる。
（６） 発明の詳細な説明
本発明は以上駅間したようにＭＯＳトランジスタの周囲
に導体を配置し、かつ半導体装置中の最低電位に接続す
ることによ）、フィールド酸化膜下の正の残留空間電荷
の蓄積を防ぎ、ＭＯ８反転によるリーク電流の増大を防
いだ基本セルを並べることによシ、耐放射線性の高いゲ
ートアレイ方式ＭＯ８％積回路を提供することができる
。
に導体を配置し、かつ半導体装置中の最低電位に接続す
ることによ）、フィールド酸化膜下の正の残留空間電荷
の蓄積を防ぎ、ＭＯ８反転によるリーク電流の増大を防
いだ基本セルを並べることによシ、耐放射線性の高いゲ
ートアレイ方式ＭＯ８％積回路を提供することができる
。
第１図は従来のＭＯＳ）ランジスタの例を示す図。第２
図１フイールド酸化膜部の拡大図。第３図は本発明の実
施例によるＭＯＳ）ランジスタの断面図。第４図は本発
明の実施例によるＭＯＳ）ランジスタの平面図。第５図
は本発明の他の実施例によるＭＯＳ）ランジスタの断面
図。第６図は全体の構成を示す平面図である。 なお図において、１・・・・・・Ｐ′半導体基板、２・
・・・・・四コスの位置を示すマスクパターン、３・・
・・・・ドレイン又はソースのＮ＋拡散領域、４・・・
・・・ポリシリコンゲート、５・・・・・・フィールド
酸化膜、６・・・・・・ゲート酸化膜、７・・・・・・
配線用アルミ、７′・・・・・・フィールド酸化膜中で
電荷の蓄積領域、訃・・・・・Ｐ＋ガードリング、９・
・・・・・ポリシリコン、１０・・・・・・配線用アル
ミ、１１・・・・・・層間絶縁膜、１２・・・・・・コ
ンタクト、１３・・・・・・第１アルミ、１４・・・・
・・内部回路用基本セル、１５・・・・・・入出力回路
用基本セルで１４と１５の基本セルを周期的に並べるこ
とによシ全体の回路を構成している。 り 箭 ／ 図 グ ’Ａｚ 図 箭３図 爲４図 蒸 ５ 図
図１フイールド酸化膜部の拡大図。第３図は本発明の実
施例によるＭＯＳ）ランジスタの断面図。第４図は本発
明の実施例によるＭＯＳ）ランジスタの平面図。第５図
は本発明の他の実施例によるＭＯＳ）ランジスタの断面
図。第６図は全体の構成を示す平面図である。 なお図において、１・・・・・・Ｐ′半導体基板、２・
・・・・・四コスの位置を示すマスクパターン、３・・
・・・・ドレイン又はソースのＮ＋拡散領域、４・・・
・・・ポリシリコンゲート、５・・・・・・フィールド
酸化膜、６・・・・・・ゲート酸化膜、７・・・・・・
配線用アルミ、７′・・・・・・フィールド酸化膜中で
電荷の蓄積領域、訃・・・・・Ｐ＋ガードリング、９・
・・・・・ポリシリコン、１０・・・・・・配線用アル
ミ、１１・・・・・・層間絶縁膜、１２・・・・・・コ
ンタクト、１３・・・・・・第１アルミ、１４・・・・
・・内部回路用基本セル、１５・・・・・・入出力回路
用基本セルで１４と１５の基本セルを周期的に並べるこ
とによシ全体の回路を構成している。 り 箭 ／ 図 グ ’Ａｚ 図 箭３図 爲４図 蒸 ５ 図
Claims (2)
- （１）半導体県税回路装置において、最低電位に接続さ
れた導体を周囲に配置したＭＯＳ）ランジスタを、基本
セルとして配置することを特徴とするゲートアレイ方式
λｉ０Ｓ集積回路装置。 - （２）前記導体は高電位の配線層よυ下の層の配線又は
ゲート用導体であることを特徴とする特許請求の珈Ｉノ
、囲第（１）項記載のゲートアレイ方式ＭＯ８集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188181A JPS6080252A (ja) | 1983-10-07 | 1983-10-07 | ゲ−トアレイ方式ｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58188181A JPS6080252A (ja) | 1983-10-07 | 1983-10-07 | ゲ−トアレイ方式ｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6080252A true JPS6080252A (ja) | 1985-05-08 |
Family
ID=16219181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58188181A Pending JPS6080252A (ja) | 1983-10-07 | 1983-10-07 | ゲ−トアレイ方式ｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080252A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200637A (en) * | 1988-12-15 | 1993-04-06 | Kabushiki Kaisha Toshiba | MOS transistor and differential amplifier circuit with low offset |
| US5652458A (en) * | 1994-06-15 | 1997-07-29 | Hyundai Electronics Co., Ltd. | Structure of a high voltage transistor in a semiconductor device and method of manufacturing the same |
-
1983
- 1983-10-07 JP JP58188181A patent/JPS6080252A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200637A (en) * | 1988-12-15 | 1993-04-06 | Kabushiki Kaisha Toshiba | MOS transistor and differential amplifier circuit with low offset |
| US5652458A (en) * | 1994-06-15 | 1997-07-29 | Hyundai Electronics Co., Ltd. | Structure of a high voltage transistor in a semiconductor device and method of manufacturing the same |
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