JPS6083169A

JPS6083169A - バス優先順位制御装置

Info

Publication number: JPS6083169A
Application number: JP19204283A
Authority: JP
Inventors: Toshio Terachi; 寺地　俊雄
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1983-10-14
Filing date: 1983-10-14
Publication date: 1985-05-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ■技術分野本発明は、例えば複数の中央処理ユニット（ＣＰＵ）を
同一のパスラインに接続したマルチプロセッサ方式のコ
ンピュータシステムにおいて、ＩＪＩ数のユニットが同
時にバスを使用しないよう制御するとともに各ユニソ１
−にバス使用の優先順位を設定する回路に関する。

■従来技術］ンピュータシステムでは、データバス、アドレスバス
、コントロールバス等でなるシステムパスラインを介し
て、中央処理装置、メモリ、入力装置、出力装置等の相
互のデータ伝送を行なう。

一般に、中央処理装置はパスラインを介してメモリから
データを読んで、そのデータを解析し、この結果に応じ
た演算処理等を行なって次の処理に進む。これが１動作
ステップである。したがって、中火処理装置が常時パス
ラインをアクセスするわけではない。特に中央処理装置
自体を１つのユニツ１−に構成してその内部に多量のレ
ジスタ（メモリ）を備える場合には、パスラインをアク
セスする時間の比率は非常に小さくなる。そこで、多数
の中央処理装置を共通のパスラインに接続し、メモリ等
を共用してそれぞれの中央処理装置が並列動作するよう
に構成すればシステム装置構成をあまり複雑にすること
なく処理速度を向上させることができる。

この種のマルチプロセッサシステムにおいては、複数の
中央処理装置が同時にバスをアクセスしないように、こ
れを制御するための回路が備わっている。一般的にはこ
の制御は各々の中央処理装置に優先順位を設定し、優先
順位の高いものがバスを使用している期間は優先順位の
低いもののバス使用を禁止し、優先順位の低いものがバ
スを使用している時に優先順位の高いものからバス使用
要求が発生した場合には優先順位の低いもののバス使用
を中断させて優先順位の高いものにバスを使用させるよ
うに制御している。このような制御を行なう回路は、バ
スプライオリティ回路と呼ばＪＬる。

この種の回路としては、従来より第１ａ図に示すような
直列優先順位方式のものと、第１ｂ図に示すような並列
優先順位方式のものが知られている。

すなわち、直列優先順位方式においては、優先順に低位
ユニッ１−のバス使用可否入力端子（第１ａ図のＢＰＲ
Ｎ）を高位ユニットのバス使用許可／禁止端子（第１ａ
図のＢＰＲ○）に接続し、直列接続にする。最高順位の
ユニツ１−は常時バス使用可であり、所定のユニットが
バス使用中は、そのユニットのＢＰＲ○端子から出され
る信号によってそれより下位のユニットは全てバス使用
禁止になる。

並列優先順位方式においては、中央処理装置がら独立し
たバス優先順位制御回路が備わっており、各中央処理装
置のバス使用要求出力端子（第１ｂ図のＢ　ＲＥ　Ｑ　
）とバス使用可否入力端子が、それぞれバス優先順位回
路に接続されている。バス優先順位回路は、エンコーダ
とデコーダでなっており、各中央処理装置のバス使用状
態とバス使用要求を監視し、優先順位に応じて各中央処
理装置のバス使用可否を制御する。

マルチプロセッサシステムにおいては、使用目的の変更
等により各中央処理装置の優先順位を変更しなければな
らないことがある。しかしながら、従来のバス優先順位
方式では、上記のいずれにおいても、回路変更や配線の
接続変更が必要であり、簡単に優先順位を変更すること
はできない。

■目的本発明は、優先順位の変更を容易にして装置に汎用性を
もたせることを目的とする。

■構成優先順位制御回路は、各処理装置からのバス使用要求の
状態の組合せすなわち２値信号コードを受けて予め定め
られた優先順位に応じた２ｆｉｆｆ（Ｏ弓コード（複数
のバス使用可否信号）を出力するものである。したがっ
て、入力端子（例えばアドレス端子）の状態に応じて出
力端子の状態を任意に設定しうるメモリを用いれば、エ
ンコーダ、デコーダ等が不要である。メモリどして読み
出し７専用メモリ（ＲＯＭ）を用いる場合であＪしば、
所定のデータを格納したＲＯＭに差し換えることにより
、任意に優先順位を変更しうる。

使用目的によっては、装置の動作中に各処理装置の優先
順位を変更したい場合がある。そこで本発明ｄ１つの好
ましい態様においては、読み古さメモリを用いて処理装
置側でそのメモリの内容をＸき換えうる構成とする。

以下、図面を参照して本発明の詳細な説明する。

第２図に、一実施例のマルチプロセンナコンピュータシ
ステムの構成を示す。第２図を参照すると、ＣＰＵＩ、
ＣＰＵ２．　ＣＰＵ３．　ＣＰＵ４．　ＣＰＵ５．ＣＰ
Ｕ’６．ＣＰＵ７およびＣ；ＰＵ８がそれぞれ中央処理
ユニットである。各々の中央処理ユニットは、第３図に
示す構成になっている。すなわち、マイクロプロセッサ
ＭＰＵ、読み書きメモリＲＡＭ　Ｉ　、読み出し専用メ
モリＲＯＭＩ、Ｉ１０ポートＩＯＩ、スリースチー１〜
バツフアＢＦＦ等がユニットの内部バスを介して互いに
接続されている。スリーステートバッファＢＦＦの外側
にシステムバスが接続されている。スリーステートバッ
ファＢＦＦのグー１−入力端子ＥＮはＩ１０ボートＩ○
工の出力端に接続されている。中央処理品のバス使用要
求出力端子ＢＲＥＱはＩ１０ポートＩＯＩの出力端に接
続されており、バス使用可否入力端子ＢＰＲＮはＩ１０
ポー１−　Ｉ　ＯＩ　ノ入力ポートおよびマイクロプロ
セッサＭＰＵの割込み入力端子ＩＮＴに共通に接続され
ている。なお、マイクロプロセッサＭ’ＰＵは、割込み
入力端ＩＮＴに印加される信号の立ち上がりエツジを検
出すると割込みがかかる。読み出し専用メモリＲＯＭＩ
には必要最小限の動作プログラムデータが格納されてお
り、マイクロプロセッサＭＰＵは電源がオンするとＲＯ
ＭＩのプログラムデータを読み出してそれに応じた動作
を行なう。

再度第２図を参照して説明する。システムバスには、８
つの中央処理ユニソ１−の他に、主ｉｉｌ！憶装置（す
なわち読み書きメモリ）ＭＥＭ、キーボードＫＢ、ディ
スプレイＣＲＴ、外部記憶装置Ｆ　Ｄ　＋プリンタＰＲ
等が接続されている。ｋ　Ｂ　Ｔ　ｃＲ−１’　＋ＦＤ
およびＰＲは、それぞれインターフェース回路ＩＦＩ、
ＩＦ２．ＩＦ３およびＩＦ４を介してシステムバスに接
続されている。

読み出し専用メモリＲＯＭＦが、各中央処理ユニットの
システムバス使用に関する優先順位を設定する。読み出
し専用メモリＨＯＭＥには、この例では次の第１表に示
すようなデータを格納しである。なお、第１表において
１（は高レベル、Ｌは低レベル、ＸはＨおよびＬを示す
。

第１表を参照すると、読み出し専用メモリＲ○ＭＥの２
５６（２１１）個のメモリには９種類の８ピノ１−デー
タが格納されている。すなわち、アドレスビットＡＯが
Ｌの１２８個のメモリにはデータビット００のみをＬ（
バス使用を許可するレベル）他のビットをＨ（バス使用
を禁止するレベル）とするデータが、同様にアドレスビ
ットＡＯがＨでＡ１がＬの６４個のメモリにはデータピ
ッ１−０１のみをＬとするデータが、アドレスビットＡ
Ｏ，Ａ１がＨでＡ２がＬの３２個のメモリにはデータビ
ット０２のみをＬとするデータが、アドレスピッ１−Ａ
Ｏ，Ａｌ、Ａ２がＨでＡ３がＬの１６個のメモリにはデ
ータビット０３のみをＬとするデータが、アドレスビッ
トＡＯ，ＡＩ、Ａ２．Ａ３がＨでＡ４がＬの８個のメモ
リにはデータビット０４のみをＬとするデータが、アド
レスピッｈＡｏ、Ａｌ。

Ａ２．Ａ３．Ａ４がＨでＡ５がＬの４個のメモリにはデ
ータビット０５のみをＬとするデータが、アドレスビッ
トＡＯ，Ａｌ、Ａ２．Ａ３．Ａ４゜Ａ５がＩ］でＡ６が
Ｌの２個のメモリにはデータビソト０６のみをＬとする
データが、アドレスピッＩ−ＡＯ，ＡＩ、Ａ２．Ａ３．
Ａ４．Ａ５．Ａ６がＨでＡ７がＬのメモリにはデータビ
ット０７のみをＬとするデータが、また全アドレスピッ
１−が）Ｈのメモリには全データビットをＨとするデー
タが、それぞれ格納されている。

各中央処理ユニットＣＰＵＩ、ＣＰＵ２．ＣＰＵ３、Ｃ
ＰＩＪ４．ＣＰＩＪ５．ＣＰＵ６．ＣＰＵ７およびＣＰ
Ｕ８のバス使用要求出力端子ＢＲＥＱ。

ならびにバス使用可否入力端子ＢＰＲＮは、それぞれ読
み出し専用メモリＲＯＭＥのアドレス端子ｐ、Ｏ，Ａｌ
、Ａ２．Ａ３．Ａ４．Ａ５．ｐ、６およびＡ７、ならび
にデータ出力端子００．０１，０２．０３，０４，０５
，０６および０７に接続さ九ている。

したがって、例えば、全ての中央処理ユニッ１−がバス
使用要求をしていない状態（全てのＢＲＥＱが■−１）
で中央処理ユニットＣＰ　Ｕ　５がバス使用要求を出す
と、ＲＯＭＥのアドレスピノ１〜Ａ４のみがＬ他のピン
トが１−１になるからＲＯＭ　Ｈの出力端Ｄ４にＬがセ
ラ１−されてＣＰＵ５の端子ＢＰＩにＮにバス使用許可
信号（信号レベルがＬ）が印加される。また更にこの状
態で中央処理ユニソｌ−（：　ＰＨ１がバス使用要求を
出すと、ＲＯＭ　Ｅの７１−レスビットＡ１がＬになっ
て、データビノ１−の０１がＬに０４がＨにそれぞれ変
化する。したかりて中央処理ユニットＣＰＵ５にバス使
用ｊＡ止信号（信号レベルが１−１　）が印加さＪ’Ｌ
、ＣＰＵ２にバス使用許可信号が印加される。

つまり、この例では、各中央処理ユニノ１−はＣＰＵｌ
が最も優先順位が高く、次いでＣＰＵ２．ＣＰ　Ｕ　３
　、　ＣＰ　Ｕ　４　、　ＣＰ　Ｕ　５　、　ＣＰ　Ｕ
　６　、　ＣＩ’　１．’７、ＣＰＵ８の順になってい
る６優先順位の低いものがバス使用中でも、それより偏
光順位の高いものからバス使用要求があると、優先順位
の紙いものにバス使用禁止信号を出力して優先順位の高
いものにバス使用許可信号を与える。

第４図に、各中央処理ユニッ１−ＣＰＵＩ、ＣＩ”’Ｕ
　２　、　ＣＰ　Ｕ　３　、　ＣＰ　Ｕ　４　、　ＣＰ
　Ｕ　５　、　ＣＰ　Ｕ　Ｇ　。

ＣＰＵ７およびＣ，Ｐ’ＴＪ８の概斃動作を示す。第４
図を参照して説明する。

電源がオンすると、所定の初期設定（メモリ、ポー１・
等の状態設定）を行なってから、ジョブをスター１−す
る。ジョブ実行中にシステムバスをアクセスする必要が
生ずると、Ｉ１０ボートＩＯＩの所定のボー１−にＬを
セリトンて、バス使用要求出力端子ＢＲＥＱにバス使用
要求信号を出力する。

次にＩ１０ポートｒＯＩの入力ポートＰ１を監視してバ
ス使用可否入力端子ＢＦ）ＲＮにＬずなわちバス使用許
可信号が印加されるのを待つ。

バス使用許可／ｉ号が印加されると、他の中央処理ユニ
ノ１−がシステムバスを切ｉ７１すのに必要な比較的短
い時間だけ待ち、システムバスのアクセスを開始する。

また、他の中央処理ユニットからのバス使用要求を監視
するため、この処理を開始する前に割込みを許可する。

つまり、バス使用中に他の優先順位の■い中央処理ユニ
ットからバス使用要求が入ると、バスを使用中の中央処
理ユニソ１〜のバス使用可否入力端子ＢＰＲＮの状態が
ＬからＨに変化するが、マイクロプロセッサＭＰＵはこ
の立ち上がりエツジを検出して割込処理に入る。割込処
理では、スリーステートバッファＢＢＦの端子ＥＮにＨ
を印加してシステムバスをその中央処理ユニットから切
部しくＢ　Ｂ　Ｆのシステムバス側端子をハイインピー
ダンスにする）、入力端子ＢＰＲＮが再びＬ（システム
バス使用可）になるまで待つ。システムハス使用可にな
ると、スリースチー１〜バツフアＢ　Ｂｌ”の端子ＥＮ
にＬを印加して、その中央処理ユニソｈｕシステムバス
に再接続し、メインルーチ〉・に戻る。

メインルーチンでシステムバスをアクセスする処理が終
了すると、システムバス在切離し、割込みを禁止してバ
ス使用要求端子ＢＲＥＱをＨにセラ１−（バス使用終了
）する。

以上のように、各中央処理ユニットがシステムバスを使
用する優先順位は、読み出し専用メモリ１〈ＯＭＥに格
納されたデータによって決定されるので、ＲＯＭＥを工
Ｃソケットを介して装置に装着しておけば、優先順位の
変ｊ更が必要になった場合には、ＲＯＭＥを所定のデー
タを格納した読み出し専用メモリに差し換えるだけでそ
れを実現しうる。

次↓；もう１つの実施例を説明する。

第５図に、一実施例のマルチプロセッサコンピュータシ
ステムの構成を示す。第５図を参照して説明する。この
例では、各中央処理ユニツ１〜のバス使用優先順位を決
定するメモリとして読み書きメモリＲＡＭＥを使用して
いる。

ＲＡＭＥのアドレス入力端子ＡＯ，Ａｔ、Ａ２゜Ａ　３
；　’Ａ　４　ＨＡ　５　ｇ　Ａ　６およびＡ７は、ス
リーステートバッフγＢＦＩならびにＢＦ３を介して、
それぞれ各中央処理ユニットＣＰＵＩ、ＣＰＵ２゜ｃ、
ｐｕ３．ＣＰＵ４．　Ｃｐｕｓ、ＣＰＵ６．ＣＰＵ７お
よびＣＰＵ８のバス使用要求入力端ＢＲＥＱ、ならびに
、それぞれシステムバスの対応するアドレスピッ１へに
接続されている。ＲＡＭＥのデータ入出力端子Ｄｏ、Ｄ
　１　、Ｄ２．Ｄ３．Ｄ４゜Ｄ５．ＤＧおよびＤ７は、
スリーステートバッファＢＦ２ならびにＢＦ４を介して
、それぞれ中央処理ユニットＣＰＵＩ、ＣＰＵ２．ＣＰ
Ｕ３．ＣＰＵ　４　、　ＣＰ　Ｕ　５　、　ＣＰ　Ｕ　
Ｇ　、　ＣＰ　Ｕ　７およびＣＩ’）Ｕ８のバス使用可
否入力端子Ｂ　Ｐ　ＲＮ、ならびに、それぞれシステム
バスの対応するデータピノ１〜に接続されている。

ＣＥはチップイネーブル（Ｈ：非選択、Ｌ：選択）端子
、ＭＷはメモリ書込み（Ｔ−１読出し＋　Ｌ　：　書込
み）端子である。デツプイネーブル端子ＧＥには、スリ
ーステートバッフ７Ｂ　Ｆ　５の出力端ｒ−とプルアッ
プ用の抵抗器が接続されている。フリップフロップＦＦ
Ｉのセン１−入力端子Ｓにはオアチー１〜ＯＲが接続さ
扛ており、その一方の入力端子およびＲＡＭＥのメモリ
書込み端子ＭＷは、ぞれぞれ、システムバスのシステム
リセット信号ラインおよびメモリライ１へ信号ラインに
接続され′Ｃいる。またオアゲートＯＲの他方の入力端
子およびフリッププロップＦＦＩのリセノ１−入力端子
Ｒは、そｈぞれシステムバスに接続さｉｃたＩ１０ポー
１−ＩＯＥの出力端子に接続されている。

また、中央処理ユニットｃｐｕｉのバス使用可否入力端
子ＢＰＲＨには、入力端子を接地したスリーステートバ
ッファＢＦ６が接続されている。スリーステートバッフ
ァＢＦＩ、ＢＦ２．Ｂ、Ｆ３゜ＢＦ４．ＢＩ５およびＢ
Ｉ６の制御端子（Ｅ　Ｎ）は、フリップフロップＦＦＩ
の出力端子に共通に接続されている。なお、スリースチ
ー１−バッファＢＦＩ、ＢＦ２およびＢＩ５は制御端子
ＥＮがＨのときゲートを開き、ＢＦ３．ＢＦ４およびＢ
Ｉ６は制御端子がＬのときゲートを開く。

第６図に、第５図に示す各中央処理装置の概略動作を示
す。第５図および第６図を参照し、・第４図と異なる動
作について説明する。電源がオンすると、初期設定を行
ない、バス要求可否入力端子ＢＰＲＮの状態をチェック
する。ＢＰＲＮがしてあれば、後で説明するブライオリ
ティセン１ヘサブルーチンを実行する。装置に電源が投
入された直後、システムリセノ１〜信号が発生する。

これによってブリップフロップＦＦＩがセン１〜さ九、
スリースチー１−バッファＢＦ２の出力端子をハイイン
ピーダンスにするとともに、スリーステートバッファＢ
Ｆ６のゲートを開いて、中央処理ユニシトＣＰＵＩのバ
ス使用可否入力端子をＬに設定する。他の中央処理ユニ
ソ１−の入力端子１３１）ＲＮは１１である。したがっ
て、電源オン直後は中央処理ユニソｌ−ＣＰ　Ｕ　ｌの
みがプライ副すティセノ１−サブルーチンを実行する。

中央処理ユニソ１−ＣＰＵＩは、このとき、前記第１表
に示すようなデータを読み書きメモリＲＡ　Ｍ　Ｅに書
込む。

ジョブの実行中に優先順位を変更する指示があると、ま
ずバス使用要求出力端子ｒ＝ｐ−ＥＱにＬをセットし、
バス使用可否入力端子ＢＰＲＮのレベルをチェックする
。ＢＰＲＮがしてあれば、プライオリティセットサブル
ーチンを実行する。ずなわぢ、まず工／○ボートＩＯＥ
から書込みセント１０号を出力し、フリップフロップＦ
ＦＩをセン１−する。

ＦＦＩをセン１−すると、その出力端がＬになるので、
各スリーステートバッファ１３ＦＩ、ＢＩ”２゜ＢＦ３
．ＢＦ４．ＢＩ５およびＢ　Ｆ　６のチーＩ−は、それ
ぞれ閉、閑、開、開、閉および開に設定される。したが
って、読み書きメモリＲＡ　Ｍ　Ｅの７１−レス入力端
子ＡＯ〜Ａ７およびデータ入出力端子ＤＯ−Ｄ７は、シ
ステムバスに接続される。そこで、中央処理ユニットが
システムバスに対してメモリ書込み動作を行なうと、メ
モリライト信号のタイミングで、ＲＡ　Ｍ　Ｅの所定の
アドレスのメモリにシステムデータバス上の８ビツトデ
ータが書込まれる。これを繰り返して、ＲＡＭＨのデー
タを更新する優先順位のデータに書換える。データの更
新が終了したら、Ｉ１０ポー１〜ＩＯＥから書込リセッ
ト信号を出力し、ブリップフロップＦＦｌをリセットす
る。ＦＦＩがリセットされると、スリーステートバッフ
７ＢＦＩ、ＢＦ２およびＢＦ５のゲートが開いて、読み
書きメモリＲＡＭＥは再び各中央処理ユニットの端子Ｂ
ＲＥＱおよびＢＰＲＮに接続される。プライオリティセ
ン１−サブルーチンが終了したら、バス使用要求端子を
Ｈに七ノトシて、元の処理に戻る。

したがって、処理の実行中であっても、動作プログラム
あるいは外部からの指示（例えばキーボー１　ト操作）
に応じて、任意に中央処理ユニットのバス使用優先順位
を変更しうる。

なお、上記実施例では優先順位データの書換えを行なう
中央処理ユニツ１−をＣＰＵＩに固定したが、第５図に
おいてスリースチー１−バッファＢＦＧを省略し、ＲＡ
ＭＥの内容に初期設定するステップを実行する中央処理
装置を予め固定（ＢＰＲＮのレベルと無関係に特定のＣ
ＰＵのみがＲＡ　Ｍ　Ｅを初期設定する）すれば、ジョ
ブ実行中にはどの中央処理ユニットからでもＲＡＭＥの
内容を古き換えうる６＠込モードに設定（ＦＦＩを七）
１−）することによりスリースチー１−バッファＢＦ２
の出力端子がハイインピーダンスになり、全ての中央処
理装置にバス使用禁止信号が印加されるので。

書込みを行なう中央処理装置以外がシステムバスをアク
セスすることはなく、書込モードに入った中央処理装置
はＢＰＲＮの状態を無視して処理を続行すればよい。

■効果以上のとおり１本発明によれば簡単に優先順位の変更が
できる。特に、優先順位変更に伴う配線の変更等が不要
なので、ユーザ側で変更を行なっても故障が生ずる危険
はない。

【図面の簡単な説明】

第１ａ図および第１ｂ図は、従来例を示すブロック図で
ある。第２１Ｊは、本発明の一実施例を示すシステムブロック
図である。第３図は、第２図に示す中央処理ユニットの１つを示す
ブロック図である。第４図は、第３図の中央処理ユニットの概略動作を示す
フローチャー１−である。第５図は、もう１つの実施例を示すシステムブロック図
である。第６図は、第５図に示す中央処理ユニットの概略動作を
示すフローチャートである。ＣＰＵＩ、ＣＰＵ２．ＣＰＵ３．ＣＰＬＩ４．ＣＰＵ５
．ＣＰＵ６’、ＣＰＵ７．ＣＰＵ８　：中央処理ユニッ
ト（データ処理ユニット）ＲＯＭＥ：読み出し専用メモ
リ　（メモリ）ＲＡＭＥ　：読み書きメモリ（メモリ）
ＢＢＦ、ＢＦＩ、ＢＦ２．ＢＦ３．ＢＦ４．ＢＦ５、Ｂ
Ｆ６：スリーステートバソブアＦＦ：Ｒ−Ｓフリッププロップ特許出願人　株式会社　リコー

Claims

【特許請求の範囲】

（１）バス使用要求出力端子とバス使用可否入力端子を
備え、システムパスラインを介するデータの入出力が必
要になるとバス使用要求出力端子を所定レベルに設定し
、バス使用可否入力端子が所定レベルになる場合にのみ
システムパスラインを介してデータ入出力処理を行なう
データ処理ユニット；を複数２共通のシステムパスライ
ンに接続し、いずれか１つのデータ処理ユニットを選択
する優先順位回路に、各データ処理ユニットのバス使用
要求出力端子とバス使用可否入力端子を接続した装置に
おいて；優先順位回路にメモリを備えたことを特徴とす
る、バス優先順位制御装置。
（２）前記メモリは読み出し専用メモリである、前記特
許請求の範囲第（１）項記載のバス優先順位制御装置。
（３）前記メモリは、各々のアドレス入力端子およびデ
ータ端子に複数のゲート回路を並列に接続した読み書き
メモリである、前記特許請求の範囲第（１）項記載のバ
ス優先順位制御装置。
（４）優先順位回路は、前記グーｌ−回路の制御入力端
に出力端が接続されたフリップフロップを備える、前記
特許請求の範囲第（３）項記載のバス優先順位制御装置
。