JPS6084864A - 半導体集積回路用給電装置 - Google Patents
半導体集積回路用給電装置Info
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- JPS6084864A JPS6084864A JP58192392A JP19239283A JPS6084864A JP S6084864 A JPS6084864 A JP S6084864A JP 58192392 A JP58192392 A JP 58192392A JP 19239283 A JP19239283 A JP 19239283A JP S6084864 A JPS6084864 A JP S6084864A
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- JP
- Japan
- Prior art keywords
- power supply
- supply device
- latch
- potential
- integrated circuit
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積回路に関する給１１技術に適用し
て特に有効な技術に関するもので、たとえば、０Ｍ０８
ＩＯのラッチアップ現象による素子の破壊防止技術に利
用して有効な技術に関するものである。
て特に有効な技術に関するもので、たとえば、０Ｍ０８
ＩＯのラッチアップ現象による素子の破壊防止技術に利
用して有効な技術に関するものである。
ラッチアップ現象は０Ｍ０３ＩＯに訃いて顕著な問題で
ある。これは０Ｍ０８ＩＯの入力端子又は出力端子に過
大な外米雑音電圧や電流が印加された時に、電源電圧■
ＤＤと回路の接地電位ＧＮＤとの間に過大電流が流れて
デバイスの破壊あるいは劣化を起こす現象であり、０Ｍ
０８ＩＯの構造上、入力又は出力拡散抵抗、ｐウェル、
ｎ−サブストレート（基板）によって形成される畜生サ
イリスタがオンするために起こる。このようなラツチア
ツブ現象が起きた場合、０Ｍ０３ＩＯに電波給ｔをやめ
るまでこの状態を解除することはできない。
ある。これは０Ｍ０８ＩＯの入力端子又は出力端子に過
大な外米雑音電圧や電流が印加された時に、電源電圧■
ＤＤと回路の接地電位ＧＮＤとの間に過大電流が流れて
デバイスの破壊あるいは劣化を起こす現象であり、０Ｍ
０８ＩＯの構造上、入力又は出力拡散抵抗、ｐウェル、
ｎ−サブストレート（基板）によって形成される畜生サ
イリスタがオンするために起こる。このようなラツチア
ツブ現象が起きた場合、０Ｍ０３ＩＯに電波給ｔをやめ
るまでこの状態を解除することはできない。
このラッチアップ現象に対する対策としては、デバイス
の内部では、 （１１、外部雑音の入力端子となる拡散とこの拡散領域
と反対極性のトランジスタ領域の間に分離用の拡散を入
れる。たとえば、ＯＵＴ端子のｐ？拡散とｐウェルの間
にｎ１拡散領域をもうけるなどである。
の内部では、 （１１、外部雑音の入力端子となる拡散とこの拡散領域
と反対極性のトランジスタ領域の間に分離用の拡散を入
れる。たとえば、ＯＵＴ端子のｐ？拡散とｐウェルの間
にｎ１拡散領域をもうけるなどである。
（２１、ＰチャネルＭＯＳ Ｆ ＥＴ領領域■チャネル
ＭＯＳ Ｆ Ｅ Ｔ領域を絶縁物で分離して吾生サイリ
スク構造ができないようにする。
ＭＯＳ Ｆ Ｅ Ｔ領域を絶縁物で分離して吾生サイリ
スク構造ができないようにする。
（３）、ｐ＋拡散とｐウェルの距離を太き（してを化ト
ランジスタの電流増幅率を小さくする。
ランジスタの電流増幅率を小さくする。
などの方法が知られている。
一方、外部回路の対策としては、
（１１、電源ラインのインピーダンスが大きい場合は電
源間に容−ｉをつける。
源間に容−ｉをつける。
（２）、出力端子にシリーズに抵抗を接続１−る。
などの方法がある。以上は、たとえば、「電子材料Ｊ１
９８２年１月号３７頁ないし４４頁に開示されている。
９８２年１月号３７頁ないし４４頁に開示されている。
しかしながら、本発明者が上記各種方法を検討したとこ
ろによると、いずれの方法においてもラッチアップ現象
が発生してしまった場合、そｔｔ’ｄ停止させる効果？
有していないことが判明した。
ろによると、いずれの方法においてもラッチアップ現象
が発生してしまった場合、そｔｔ’ｄ停止させる効果？
有していないことが判明した。
従って、上述したいずれの方法を用い又も、ラッチアッ
プ現象が発生しｆこ場合、はとんど素子自体の破壊につ
なかつ工しまうことが、明らかとなった。
プ現象が発生しｆこ場合、はとんど素子自体の破壊につ
なかつ工しまうことが、明らかとなった。
し発明の目的〕
本発明の一つの目的は、集積回路装置のラッチアップに
よる破壊を防出することができる給電装置を提供するこ
とにある。
よる破壊を防出することができる給電装置を提供するこ
とにある。
本発明の一つの目的は、集積回路装置のラッチアップに
よる破壊を防止できる集積回路によって構成された給電
装置を提供することにある。
よる破壊を防止できる集積回路によって構成された給電
装置を提供することにある。
本発明の一つの目的は、マイクロコンピュータ（７）Ｏ
ＰＵ（中央逃理装置）またはマイクロコンビ二−タ周辺
ｌＯと他の０Ｍ０８ＩＯとを組み合わせて使用する場合
などに、前記ＯＰＵ又は周辺ＩＣ上に搭載せる給電装置
により上記ＯＭＯＳ Ｉ Ｏのラッチアップによる破壊
を防止する技術を提供することにある。
ＰＵ（中央逃理装置）またはマイクロコンビ二−タ周辺
ｌＯと他の０Ｍ０８ＩＯとを組み合わせて使用する場合
などに、前記ＯＰＵ又は周辺ＩＣ上に搭載せる給電装置
により上記ＯＭＯＳ Ｉ Ｏのラッチアップによる破壊
を防止する技術を提供することにある。
本発明の一つの目的は、マイクロコンビ瓢−タのＯＰＵ
により０Ｍ０８ＩＯをラッチアップ破壊から守る給電シ
ステムを提供することＫある。
により０Ｍ０８ＩＯをラッチアップ破壊から守る給電シ
ステムを提供することＫある。
本発明の一つの目的は、ラッチアップ現象が停止した後
、得び自動的に元の動作状態にもどすことができる１０
用給電装置を提供することにある。
、得び自動的に元の動作状態にもどすことができる１０
用給電装置を提供することにある。
本発明の一つの目的は、０Ｍ０８ＩＯ及びその他冨生ト
ランジスタ効果による素子及びシステムの破壊を防止す
ることができる給電技術を提供することにある。
ランジスタ効果による素子及びシステムの破壊を防止す
ることができる給電技術を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願に訃いて開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、０Ｍ０８ＩＯの電源電圧をＯＰＵ用半導体チ
ップのｌ／Ｑ端子から供給することにより、上記０Ｍ０
８ＩＯのラッチアップ発生によるＯＰＵの同Ｉ１０端子
の電圧降下を検出して、同ＯＰＵ−ｇして当該出力をカ
ットオフする、すなわち、給ｔを停止することによって
、上記０Ｍ０３ＩＯのラッチアップ破壊を防止するもの
である。
ップのｌ／Ｑ端子から供給することにより、上記０Ｍ０
８ＩＯのラッチアップ発生によるＯＰＵの同Ｉ１０端子
の電圧降下を検出して、同ＯＰＵ−ｇして当該出力をカ
ットオフする、すなわち、給ｔを停止することによって
、上記０Ｍ０３ＩＯのラッチアップ破壊を防止するもの
である。
〔実施例１〕
第１図は１本発明の第１の実施例の構成図である。同図
において、ＩＯ，は給電されるべぎ０Ｍ０８ＩＯである
。ＶＳ、は外付は半導体集積回路装置（以下工０と称す
る）ＩＯである１０．へ電源電圧を給電する為の給電装
置である。ＤＣｌは、ＩＯ，のｖＤＤ１ｒＬ位の異常を
検出する電圧検出回路である。００．は、ＤＯ２の異常
信号を受けて。
において、ＩＯ，は給電されるべぎ０Ｍ０８ＩＯである
。ＶＳ、は外付は半導体集積回路装置（以下工０と称す
る）ＩＯである１０．へ電源電圧を給電する為の給電装
置である。ＤＣｌは、ＩＯ，のｖＤＤ１ｒＬ位の異常を
検出する電圧検出回路である。００．は、ＤＯ２の異常
信号を受けて。
電源スイッチＴ＋Ｙ非導通状態とする為の制御回路であ
る。Ｂ、は、給電回路■Ｓ、の電源である。
る。Ｂ、は、給電回路■Ｓ、の電源である。
第１図に従って、本実施例の動作を説明する。
外付１０ＭＯ８集積回路ＩＯ，にラッテアップか発生す
ると、ＩＯ，のｖＤＤ端子とＧＮＤ端子間に大電流が流
れ、■ＤＤ端子すなわちＯＰＵのＩ１０端子の電位はＧ
ＮＤレベル（ハイレベル）に近づく。電圧検出回路ＤＯ
，は、この電圧変化を検出し制御回路に１”レベルまた
は“０”レベルの信号を出力する。なお、本願明細書の
記述は負論理による。制御回路ＣＯ８はＤＯＩの出力信
号を記憶し、一定時間（例えば、１ｍ５ｅｃ以上）スイ
ッチ用ＭＯ８ＦＥＴＴ、Ｙオフ状態に保つ。この間に、
上記０Ｍ０８ＩＯである１０．内の電位関係は正常にも
どり、ラッチアップ状態より回復することができる。Ａ
ｆｔ記制御回路００．は一定時間の後、古びＦＥ’ｌ’
Ｔ、をオン状態に復帰させる。こ才【によりＩＣ８は正
常動作にもどる。また、上記制御回路は特に制限されな
いか、タイマー、パルス発生回路、ワンシ田ットマルチ
バイブレータ等により構成することができる。
ると、ＩＯ，のｖＤＤ端子とＧＮＤ端子間に大電流が流
れ、■ＤＤ端子すなわちＯＰＵのＩ１０端子の電位はＧ
ＮＤレベル（ハイレベル）に近づく。電圧検出回路ＤＯ
，は、この電圧変化を検出し制御回路に１”レベルまた
は“０”レベルの信号を出力する。なお、本願明細書の
記述は負論理による。制御回路ＣＯ８はＤＯＩの出力信
号を記憶し、一定時間（例えば、１ｍ５ｅｃ以上）スイ
ッチ用ＭＯ８ＦＥＴＴ、Ｙオフ状態に保つ。この間に、
上記０Ｍ０８ＩＯである１０．内の電位関係は正常にも
どり、ラッチアップ状態より回復することができる。Ａ
ｆｔ記制御回路００．は一定時間の後、古びＦＥ’ｌ’
Ｔ、をオン状態に復帰させる。こ才【によりＩＣ８は正
常動作にもどる。また、上記制御回路は特に制限されな
いか、タイマー、パルス発生回路、ワンシ田ットマルチ
バイブレータ等により構成することができる。
第２図は上記説明の場合に対応する給電回路の出力端子
電圧の変化を示す。ここで、素子がラッチアップによる
過大電流によって破壊しない為には、同図におい′″Ｃ
１，からｔ、までの時間は素子の破壊機構の時定数に比
較して充分短か＜ １：ｃ、 ＜てはならない。また、
ｔ、からｔ４ までの時間は、ＩＣ，の内部の電圧分布
が正常な状ｊＰｋにもとイ）のに委する時間よりも充分
に長くなくてはいけない。
電圧の変化を示す。ここで、素子がラッチアップによる
過大電流によって破壊しない為には、同図におい′″Ｃ
１，からｔ、までの時間は素子の破壊機構の時定数に比
較して充分短か＜ １：ｃ、 ＜てはならない。また、
ｔ、からｔ４ までの時間は、ＩＣ，の内部の電圧分布
が正常な状ｊＰｋにもとイ）のに委する時間よりも充分
に長くなくてはいけない。
本実施例では、スイッチ素子Ｔ、はＭ ＯＳ ｌｉ”
ＥＴによって構成され罠いるがこれは必要に応じて、メ
カニカルスイッチ、リレー、バイポーラトランジスタそ
の他に置き換えることができる。
ＥＴによって構成され罠いるがこれは必要に応じて、メ
カニカルスイッチ、リレー、バイポーラトランジスタそ
の他に置き換えることができる。
また、上記と同様な形成で多数の０Ｍ０８ＩＯ等に電源
を供給する場合、ラッチアップにより保睦回路が動作す
ることによりメモリが消去されるような場合は一定時間
の後、保護動作が切れて元の状況にもどるよりもむしろ
、保護動作をそのまま維持した方が良い。こσ）ような
場合は必要に応じて、保護動作ビ保持したまま外部の表
示器を駆動し℃異常Ｙ知せる等の動作を制御回路に行な
わせるよう処すると有効である。
を供給する場合、ラッチアップにより保睦回路が動作す
ることによりメモリが消去されるような場合は一定時間
の後、保護動作が切れて元の状況にもどるよりもむしろ
、保護動作をそのまま維持した方が良い。こσ）ような
場合は必要に応じて、保護動作ビ保持したまま外部の表
示器を駆動し℃異常Ｙ知せる等の動作を制御回路に行な
わせるよう処すると有効である。
〔実施例２〕
第３図は本発明の第２の実施例の構成図である。
同図において、ｖＳ２は半導体基板上に形成された給電
回路で外付け０Ｍ０８ＩＯＩＯ，に電源を供給する。こ
こで、１０ｍはラッチアップが発生した場合、保護され
るべきＩＯである。Ｂ、は、給電回路ＶＳ、の電位であ
る。第４図は、上記第３図における入出力バッ７アーの
具体的回路図である。ＭＯ３ＦＥＴＴ、及びＴ′ｓにょ
っ℃構成された出力バッファーＧ１は、外付けｌ０ＩＯ
，がラッチアンプを起した時、その出力をハイレベルす
なわち、ＧＮＤ（接地電位）レベルにするはたらきをす
る。ＭＯ８ＦＥＴＴ４及びＴ、によって構成された入力
バッファ−Ｇ、は、ＩＯ，のＶＤＤ端子の電位の異常を
読み取り、制御回路ＯＯ３に信号を出力する。００．は
Ｇ、より送られる異常（ｉ号により、出力バッファ−Ｇ
、の出カビハイレベルにする信号を出力する給電スイッ
チ制御回路である。
回路で外付け０Ｍ０８ＩＯＩＯ，に電源を供給する。こ
こで、１０ｍはラッチアップが発生した場合、保護され
るべきＩＯである。Ｂ、は、給電回路ＶＳ、の電位であ
る。第４図は、上記第３図における入出力バッ７アーの
具体的回路図である。ＭＯ３ＦＥＴＴ、及びＴ′ｓにょ
っ℃構成された出力バッファーＧ１は、外付けｌ０ＩＯ
，がラッチアンプを起した時、その出力をハイレベルす
なわち、ＧＮＤ（接地電位）レベルにするはたらきをす
る。ＭＯ８ＦＥＴＴ４及びＴ、によって構成された入力
バッファ−Ｇ、は、ＩＯ，のＶＤＤ端子の電位の異常を
読み取り、制御回路ＯＯ３に信号を出力する。００．は
Ｇ、より送られる異常（ｉ号により、出力バッファ−Ｇ
、の出カビハイレベルにする信号を出力する給電スイッ
チ制御回路である。
第３図に従って、本実施例の動作説明を行なう〇同図に
おいて、給電回路ＶＳ、は、たとえば単一のＳｉチップ
上に通常の０ＭＯ３技術によって作られる。電源が供給
され１いる０ＭＯ８集積回路ｌＯＩがラッチアップを起
こすと、先に説明した如く給電回路ＶＳ、の出力端子■
ＤＤとＧＮＤ間の電位差が小さくなる。すなわち、第４
図に示すＩ１０回路においてＴｔ’！’流れる電流が増
加するとＦＥＴのチャネル抵抗による電圧降下により出
力端子ＶＤＤとＧＮＤ間の電位差は減少する。出力端子
の電圧が、インバータＧ、の論理しきい値より小さくな
ると０２は１”の信号を出力する。
おいて、給電回路ＶＳ、は、たとえば単一のＳｉチップ
上に通常の０ＭＯ３技術によって作られる。電源が供給
され１いる０ＭＯ８集積回路ｌＯＩがラッチアップを起
こすと、先に説明した如く給電回路ＶＳ、の出力端子■
ＤＤとＧＮＤ間の電位差が小さくなる。すなわち、第４
図に示すＩ１０回路においてＴｔ’！’流れる電流が増
加するとＦＥＴのチャネル抵抗による電圧降下により出
力端子ＶＤＤとＧＮＤ間の電位差は減少する。出力端子
の電圧が、インバータＧ、の論理しきい値より小さくな
ると０２は１”の信号を出力する。
制御回路は同゛１”の信号を記憶し一定時間インバータ
Ｇ、に′１”の信号を送り、１０．への給ＩＩを停止す
る。一定時間の後、制御回路００．の出力は、６０”レ
ベルとなり、ＩＯ，に書び電位を供給する。
Ｇ、に′１”の信号を送り、１０．への給ＩＩを停止す
る。一定時間の後、制御回路００．の出力は、６０”レ
ベルとなり、ＩＯ，に書び電位を供給する。
上記給電回路ＶＳ、はマイクロコンピュータの０ＰＵ（
中央処理装置）及び周辺Ｉ１０デバイスと同一チップ上
に作られてもよい。また、専用のデバイスとして単一の
チップ上に作られてもよい。
中央処理装置）及び周辺Ｉ１０デバイスと同一チップ上
に作られてもよい。また、専用のデバイスとして単一の
チップ上に作られてもよい。
また、ＯＰＵ自体−ｇｖｓ、として用いることもできる
。
。
０Ｍ０８ＩＯ等へのｔ 諒成圧の供給をスイッチ素子を
介して行なうことにより、０Ｍ０８ＩＯ等のラッチアッ
プ破壊を防止することができる。
介して行なうことにより、０Ｍ０８ＩＯ等のラッチアッ
プ破壊を防止することができる。
スイッチ手段を介して０Ｍ０８ＩＯ及びメモリ等からな
るシステムに給電し、ラッチアップ発生による出力点の
電位電化を検出し当該システムへの給電ヲ停止するとと
もに異常の発生を表示することによって、システムの破
壊及び誤動作を防止することができる。
るシステムに給電し、ラッチアップ発生による出力点の
電位電化を検出し当該システムへの給電ヲ停止するとと
もに異常の発生を表示することによって、システムの破
壊及び誤動作を防止することができる。
保護動作開始より一定時間後に給電装置の出力を元にも
どすことにより、被給電系を自動的に正常動作状態にも
どすことができる。
どすことにより、被給電系を自動的に正常動作状態にも
どすことができる。
給電回路ＶＳ、ｖ半導体チップ上に形成することにより
、システム全体を極めて小さな配線基板上に集積するこ
とができる。また、ＣＰＵ、ＰＬＯ，ＤＭＡ及びＳＩＯ
などのマイクロコンピュータ用ＩＣ上に本発明を適用す
ることにより、たとえば、０ＭＯ８のＣＰＵを使用した
時でさえ、ラッチアップは周辺の一部ＩＯＫ封じ込める
ことができる。また、ＣＰＵ自体ｖＶＳ、とすることに
より、特別のデバイス設＝ｔｖすることなく、ソフトの
変更のみでラッチアンプ破壊に強い０Ｍ０８ＩＯ応用シ
ステムを提供することができる。
、システム全体を極めて小さな配線基板上に集積するこ
とができる。また、ＣＰＵ、ＰＬＯ，ＤＭＡ及びＳＩＯ
などのマイクロコンピュータ用ＩＣ上に本発明を適用す
ることにより、たとえば、０ＭＯ８のＣＰＵを使用した
時でさえ、ラッチアップは周辺の一部ＩＯＫ封じ込める
ことができる。また、ＣＰＵ自体ｖＶＳ、とすることに
より、特別のデバイス設＝ｔｖすることなく、ソフトの
変更のみでラッチアンプ破壊に強い０Ｍ０８ＩＯ応用シ
ステムを提供することができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明−は十Ｍ＋２実施例に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。たとえば、バイ
ポーラＩＯ等での寄生サイリスタ効果による素子破壊防
止等にも適用できることはいうまでもない。
具体的に説明したが、本発明−は十Ｍ＋２実施例に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。たとえば、バイ
ポーラＩＯ等での寄生サイリスタ効果による素子破壊防
止等にも適用できることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯ８ＩＯのラッ
チアップ破壊防止に適用した場合について説明したか、
それに限定さ第１るものではなく、動作の異常が１！詠
電流の急激な増加として現われるもの全てに適用できる
。
をその背景となった利用分野であるＣＭＯ８ＩＯのラッ
チアップ破壊防止に適用した場合について説明したか、
それに限定さ第１るものではなく、動作の異常が１！詠
電流の急激な増加として現われるもの全てに適用できる
。
第１図は本発明の第１の実施例の構成図、第２図は本発
明の第４の実施例の給電出力点の′電位変化を示す折線
図、 第３図は本発明の第２の実施例の構成図、第４図は本発
明の第２の実施例の入出力バッファーの具体的回路図。 Ｂ、・・・負電源、Ｔ、・・・パワースイッチ用ＭＯ８
ＦＥ’ｌ’、ＶＳ、・・・給電回路、ＶＳ２・・・半導
体集積回路上に形成された給電回路、００．及びＯｃｔ
・・・制御回路、ＤＣｌ・・・電圧検出回路、−ＶＤＤ
・・・給電回路の負電源出力端子、ＩＣ，・・・外付け
ＣＭＯ８ＩＯ，Ｇ、及びＧ、・・・入出力パッファ−１
Ｔ。 及びＴ４・・・ＮチャネルＭＯ８ＦＥＴ、’Ｉ’、及び
ＴＩ＋・・・ＰチャネルＭＯ８ＦＥＴである。 （ｒｎｔｌ。 第 ２ 図 第 ３ 図 第４図
明の第４の実施例の給電出力点の′電位変化を示す折線
図、 第３図は本発明の第２の実施例の構成図、第４図は本発
明の第２の実施例の入出力バッファーの具体的回路図。 Ｂ、・・・負電源、Ｔ、・・・パワースイッチ用ＭＯ８
ＦＥ’ｌ’、ＶＳ、・・・給電回路、ＶＳ２・・・半導
体集積回路上に形成された給電回路、００．及びＯｃｔ
・・・制御回路、ＤＣｌ・・・電圧検出回路、−ＶＤＤ
・・・給電回路の負電源出力端子、ＩＣ，・・・外付け
ＣＭＯ８ＩＯ，Ｇ、及びＧ、・・・入出力パッファ−１
Ｔ。 及びＴ４・・・ＮチャネルＭＯ８ＦＥＴ、’Ｉ’、及び
ＴＩ＋・・・ＰチャネルＭＯ８ＦＥＴである。 （ｒｎｔｌ。 第 ２ 図 第 ３ 図 第４図
Claims (1)
- 【特許請求の範囲】 １・ 被給電装置がラッチ・アップを起したことによる
電源電圧出力点の電位変化を検出することによって、上
記出力点の電位を上記ラッチアップを停止させるに充分
な電位に変化させることを特徴とする集積回路用給電装
置。 ２、上記給電装置は他の半導体集積回路基板上に形成さ
れていることを特徴とする特許請求の範囲第１項記載の
集積回路用給電装置。 ３、上記他の半導体集積回路基板はマイクロコンピュー
タのＯＰＵチップであることを特徴とする特許請求の範
囲第２項記載の集積回路用給電装置。 ４、上記出力点は上記ＣＰＵの入出力端からなることを
特徴とする特許請求の範囲第３項記載の集積回路用給電
装置。 ５、上記特許請求の範囲工ないし４項のいずれか１つに
記載の給電装置において、上記ラッチアップを停止させ
るに充分な電位に所定時間設定した後、元の電位に復帰
させるようにしたことを特徴とする特許請求の範囲第１
．第２．第３又は第４項記載の集積回路用給電装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192392A JPS6084864A (ja) | 1983-10-17 | 1983-10-17 | 半導体集積回路用給電装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192392A JPS6084864A (ja) | 1983-10-17 | 1983-10-17 | 半導体集積回路用給電装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6084864A true JPS6084864A (ja) | 1985-05-14 |
Family
ID=16290535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192392A Pending JPS6084864A (ja) | 1983-10-17 | 1983-10-17 | 半導体集積回路用給電装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084864A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4791317A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary mos circuit technology |
| US4791316A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary MOS circuit technology |
| JPH02114347U (ja) * | 1989-03-02 | 1990-09-13 |
-
1983
- 1983-10-17 JP JP58192392A patent/JPS6084864A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4791317A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary mos circuit technology |
| US4791316A (en) * | 1986-09-26 | 1988-12-13 | Siemens Aktiengesellschaft | Latch-up protection circuit for integrated circuits using complementary MOS circuit technology |
| JPH02114347U (ja) * | 1989-03-02 | 1990-09-13 |
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