JPS6085466A - デイスク回転制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 この発明は、再生Ｂ　Ｆ　Ｍ　（ｅｉｇｈｔ　ｔｏ　ｆ
ｏｕｒｔｅｅｎｍｏｄｕｌａｔｉｏｎ）信号と内部同期
信号との位相差データに基づいて線速度一定（ＯＬＶ）
制御するコンパクトディスク（ＯＤ）の回転制御回路に
関し、光ビームのフォーカスが外れるなどして再生ＥＦ
Ｍ信号が得られなくなった場合に、その前の位相差デー
タを保持して制御することにより、規定の線速度で引き
続き回転することができるようにしたものである。

発明の背景 コンパクトディスクは線速度一定で情報が記録されてお
り、再生の際この線速度が得られるように、再生ＥＦＭ
信号（ディスクから再生された１ｉｉＰＭ信号）から作
成されたフレーム同期信号と、水晶発振子で作成された
内部同期信号との位相を比較して、位相制御によシ、デ
ィスクの回転制御を行なっている。したがって、再生中
に何らかの原因で、光ビームのフォーカスが外れるなど
して、再生ＥＦＭ信号が得られなくなった場合には、位
相差データが得られなくなシ、ディスクを線速度一定に
制御することができなくなる。

発明の目的 この発明は、上述の点に鑑みてなされたもので、再生Ｅ
ＦＭ信号が得られなくなった場合でも、規定の線速度で
引き続き回転することができるようにしたディスク回転
制御回路を提供しようとするものである。

発明の構成 この発明は、再生ＥＦＭ信号が得られなくなった場合に
、その前の位相差データを保持して、回転制御するよう
Ｋしたものである。

発明の実施例 以下、この発明の実施例を添付図面を参照して説明する
。

なお、以下の実施例では図面を解りやすくするため、論
理回路の表記方法を単純化している。第１図（、）にそ
れぞれ示した表記方法がその一例で、これらは一般的な
表記方法で示すとそれぞれ第１図（ｂ）の構成に対応し
ている。

第２図は、この発明が適用されるディスク制御系の全体
構成例を示したものである。このディスク制御系はディ
スク回転サーボ系の他に、光ビームのフォーカス合せを
するフォーカスサーボ系、光ビームをトラックに追従さ
せるトラッキングサーヂ系を具えている。

なお、この発明の位相差データ保持機能は、この実施例
では、後述するように、第２図のディスクモータドライ
ブ制御回路２を具体化した第５図のシミュレーション回
路５１で行なっている。

第２図において、フレーム正同期信号生成回路１は、デ
ィスクモータ３の回転が安定状態（所定の線速度が得ら
れる回転速度−以下これを同期速度という−で安定回転
している状態）にあるか、あるいけ非安定状態（同期速
度から外れて回転速度が変動している状態）にあるかを
検出するもので、安定状態のとき、フレーム正同期信号
５ＹＥＱを出力する。このフレーム正同期信号生成回路
１は、例えば第３図に示すように、クロック再生回路１
５でＥＦＭ信号からクロック信号Ｐｃを再生し、この再
生クロックＰｃでカウンタ１６をカウントアツプすると
ともに、フレーム同期信号再生回路】７でＨＦ　Ｍ信号
における各フレーム先頭のフレーム同期信号を検出し、
その検出信号Ｐ２２が出力されるごとにカウンタ１６を
リセットしてカウントを繰シ返し、その際カウンタ１６
の５８８カウント目が出力されるタイミングと検出信号
ｐｉｇが出力されるタイミングとが一致した場合に、ア
ンド回路１８を介して正同期信号５ＹＥＱを出力するよ
うに構成される。す々わち、コンパクトディスクのデー
タフォーマットは第４図（、）に示すように、１フレー
ムが５８８チヤンネルビツトで構成され、各フレームの
先頭にはフレームの先頭を示すためのフレーム同期信号
が配置されている。

同期検出回路１７はこの同期信号を検出し、第４図（ｂ
）の再生同期信号Ｐ■を出力する。一方、クロック再生
回路１５はＦｉＦＭ信号の過去のデータに基づいて、１
フレーム５８８パルスの再生クロックＰｃを出力する。

従って、ディスクモータ３が同期速度で安定に回転して
いれば、第４図（ｃ）に示すように、再生同期信号ｐＨ
の間に正確に５８８パルスの再生クロックＰｃが得られ
る。従って、この時、再生クロックＰｃをカウンタ１６
でカウントし、再生同期信号Ｐ２禦が得られるごとにカ
ウンタ１６をリセットすれば、再生同期信号Ｐｍ２が出
るとき常にカウンタ１６が５８８カウントとなるため、
第４図（ｄ）に示すように再生同期信号Ｐ２１に同期し
て、フレーム正同期信号５ＹＥＱが得られる。しかし、
ディスクモータ３の回転が同期速度から外れている場合
は、ディスク回転サーゼの働きで、同期速度に近づくよ
うに制御されるので、回転速度が変動し、再生同期信号
Ｐ鵞窒の発生周期が変動する。これに対し、再生クロッ
クＰｃはＥＦＭ信号の過去のデータに基づいて作成され
るので、回転速度が変動しても即座にはこれに追従しな
い。このため、再生同期信号ｐｅｇの発生タイミングと
再生クロックＰｃの５８８カウントのタイミングにずれ
が生じる。例えば、同期速度よシ遅い場合は、加速する
ように制御されるので、再生同期信号ｐ２ｇの発生周期
が短くなシ、再生クロックＰｃを５８８カウントする前
に次の再生同期信号ＰＡＲが発生する。また、同期速度
より速い場合は、減速するように制御されるので、再生
同期信号Ｐａｌの発生周期が長くなシ、次の再生同期信
号ｐｓｉが発生する前に再生クロックＰＣの５８８カウ
ントが終了する。このように、ディスクの回転が同期速
度から外れて変動している場合は、再生同期信号Ｐ！鵞
の発生タイミングと再生クロックＰｃの５８８カウント
のタイミングにずれが生じるため、フレーム正同期信号
８　ＹＥＱは得られない。以上のようにして、フレーム
正同期信号Ｓ　ＹＥＱの有無によシ、ディスクの回転が
安定状態にあるか、非安定状態にあるかを検出すること
ができる。

第２図において、ディスクモータドライブ制御回路２は
、ディスクモータ３の回転制御をするものである。この
回転制御はＤＭ＋　、ＤＭ−の２種類のＰＷＭ　（ｐｕ
ｌｓｅ　ｗｉｄｔｈ　ｍｏｄｕｌａｔｉｏｎ）変調され
た駆動信号により行なわれる。これらの駆動信号ＤＭ＋
　、ＤＭ−は同時に存在することはなく、正回転方向の
駆動はＤＭ＋で、逆回転方向の駆動（正回転方向に対す
るブレーキ）はＴ）Ｍ−で行なわれる。回転速度は駆動
信号ＤＭ＋　、ＤＭ−のノ々ルス幅によって制御され、
パルス幅が広がるほど高い回転速度が得られ、ノ々ルス
幅が狭くなるほど回転速度は低くなる。

光学系サーぎ回路４は、光ビームをディスク５に照射し
て、その反射光を受光する光学系の位置制御を行なうも
ので、フォーカスサーチ、トラッキング制御ヂ、フィー
ドモータの各サーボ回路を具えている。

フォーカス制御回路６は、光ビームの焦点制御をするた
めのもので、フォーカスが外れている時、フォーカスア
ウト信号ＦＯＯをディスクモータドライブ制御回路２に
出力するとともに、フォーカスをだて外おす制御を行な
う。すガわち、初期設定信号ＦＯ８によシ、フォーカス
アクチュエータを初期位置に戻し、そこから除々に送り
出して、反射光が４分割フォトダイオードでとらえられ
ていること、すなわち、焦点付近に近づいたことを検出
しく検出信号ＦＲＦ）、かつ４分割フォトダイオードの
２つの対角線出力の差信号がゼロクロスしたことを検出
したら（検出信号ＦＺＯ）、焦点が合ったと判断し、フ
ォーカスアウト信号ＦＯＯを解除して、フォーカスアク
チュエータを停止させる。

トラッキング制御回路７は、光ビームがディスク５上の
トラックを正確に捉えるように、光ビームのディスク径
方向の位置を制御するもので、大まかな制御はフィード
モータによって光学ヘッド全体を移動して行ない、精密
な制御はトラッキングアクチュエータにより光学ヘッド
における対物レンズの相対位置を移動して行なう。トラ
ッキング制御回路７から出力されている各制御信号のう
ち、ＴＲ０Ｆはランダムアクセス等のサーチ動作におい
て、トラッキングサーゼをオフするためのトラッキング
サーゼオフ信号、ＴＲＧＬはトラッキングサー昶ゲイン
を切換える信号で、トラックジャンプ等を行なった後ト
ラック捕捉を容易にするために、トラッキングサーゼの
ゲインをハイゲインに切換える信号である。ＴＲＨＤは
トラッキング制御のためのトラッキング誤差信号を一時
保持するホールド信号で、フィードまたはトラックジャ
ンプ（キック）動作を行なう際に、トラックを横切るこ
とに伴って発生するトラッキング誤差信号の影響によシ
、フィードまたはトラックジャンプ終了後にトラッキン
グサーゼが不安定になるのを防止するため、フィーＰま
たはトラック・ジャンプ等のトラッキング誤差信号を一
時保持しておき、フィードまたはトラックジャンプ終了
後に、その保持したトラッキング誤差信号によ、１）ラ
ッキング制御を復帰させるものである。ＫＰ＋は正方向
（トラッキングアクチュエータの移動が外周方向）のキ
ツクノぞルス、ＫＰ−は負方向（トラッキングアクチュ
エータの移動が内周方向）のキツクノぐルスである。Ｉ
ＢＭ士はサーチモード等において、フィードモータを強
制的に駆動する信号でＦＥＭ＋は外周方向の駆動信号、
ＦＥＭ−は内周方向の駆動信号である。ＦＤＯＦはフィ
ード信号ＰＥＭ士を出している間フィードモータをオフ
する信号である。

入力装Ｗ８は、再生、サーチ、早送り、戻し等の動作モ
ードおよびサーチモードにおける曲番設定などを行なう
操作スイッチである。マイクロコンピュータ９は、入力
装置８の操作に応じて各種コマンド（動作指令）を出力
するものである。マイクロコンピュータ９から出力され
るコマンド名およびその内容を以下に示す。

ｏＯモード（ＳＴＯＰ） すべての動作を停止する指令 ０１モー）’（ＦＥＥＤ） ・１−０モード（ＦＥＥＤ　ＦＯ几ＷＡＲＤ）：光学ヘ
ッドを外周方向へフィードする指令ば、再生を終了する
とき、光学へツＰを内周の端部位置までフィードして戻
す指令 ｏ２モード（ＦＯＯＵ８　５ＴＡＲＴ）光ビームの焦点
合せを行なう指令 ｏ３−０モード（ＤＩＳＫ　５ＴＡＲＴ）ディスクを載
せるトレイをＣＤ装置内に収納した時、少し回転して、
その慣性によシ、トレイ上にディスクが載っているかど
うかを検出するだめの指令 ｏ３−−モード（ＤＩＳＫ　ＢＲＡＫＥ）ディスク回転
モータのブレーキ（逆電圧を加える）指令 ０４モード（ＰＬＡＹ） 再生動作の指令 ０５モード ・５−０モーｌ′（＞し＋）：早送り指令０６モード ・６−０モード（し＞し＋）：高速早送り指令５−０モ
ードの操作を例えば２秒間行なうと、自動的にこのモー
ドに移行する。

自動的にこのモードに移行する 。７モー１’（８ＥＡＲＯＨ） 目標アドレスの検索指令 マイクロコンピュータ９から出力されるコマンドは、Ｉ
１０回路１２を介してコマンドレジスタ１０に格納され
、コマンドデコーダ１１でデコーＰされて、ディスクモ
ータドライブ回路２およびトラッキング制御回路７に加
わる。ディスクモータドライブ回路２では、このコマン
ドに対応したディスクモータ３の回転が得られるように
、駆動信号ＤＭ士を出力する。また、トラッキング制御
回路７においても、このコマンドに対応したトラッキン
グ制御が行なわれる。このトラッキングの状態（例えば
サーチモードにおける目標位置と現在位置との差）はマ
イクロコンピュータ９に伝えられ、目標位置に到達した
時、コマンドをサーチモードから再生モードに切換える
のに利用される。

表示装置１３は再生位置の時間情報やサーチモードにお
いて設定した曲番を表示するものである。

メモリ回路１４はサーチモードにおいて、設定した曲番
等を記憶するものである。

ディスクモータドライブ回路２の構成を第５図に示す。

第５図において、変化検出回路２１は、ＥＦＭ信号にお
ける“１″から“０１または＠０″から“１″への変化
を検出するものである。ノぐターン判定回路２２は、変
化検出回路２１の検出に基づき、ＥＦＭ信号のパターン
から所定の線速度が得られているかどうかを判定するも
のである。すなわちＦｆＰＭ変調信号はフレーム同期信
号として１１チヤンネルビツト“１″を連続し、続いて
“θ″を１１チヤンネルビツト連続するノ々ターンが最
大のノぞルス幅として定められておシ、他に１１チヤン
ネルビツト以上１１″または１０啼連続するノぞターン
はｌフレーム内に存在しないから、正しい線速度が得ら
れている時の１フレームの時間に相当する・１３６μｓ
（以下この時間を１フレ一ム周期という）を５８８分割
したクロック（４，３２■ｈ）を水晶発振子で作り、Ｅ
Ｆ’Ｍ信号の“１″または０”の連続する時間をそのク
ロックでカウントすれば、１２カウント以上連続する部
分がある時は正常の速度よ漫遅いことが解シ、１１カウ
ント連続する部分がなく、かつ１２カウント以上連続す
る部分もない時は正常回転よシ速いことが解る。パター
ン判定回路２２はこのようにして、ＥＦＭ信号に基づき
規定の線速度に対して実際の線速度が速いか、遅いかを
判定して、速い場合は判定信号ＤＰＩを出力し、遅い場
合は判定信号ＡＥを出力する。またノミターン判定回路
２２はディスクの回転、停止を検出するために、フレー
ムごとにＥＦＭ信号の変化の有無を検出し、ｌフレーム
周期の間に１度でも変化がある場合は回転していると判
断して、判定信号ＰＸを出力する。

カウンタ回路２３は２つの用途を有し、１つはフレーム
正同期信号８ＹＥＱおよびその反転信号８ＹＥＱ（回転
が非安定であることを示す信号）に基づき、ディスクの
回転が安定状態を持続しているかどうかの判定に用いら
れ、他の１つは回転検出信号ＰＸに基づき、ディスクの
回転が止まったかどうかの判定に用いられる。これらの
用途のによって行なわれる。すなわち、コマンド信号Ｓ
にブレーキをかける以外の動作モードではディスクの回
転の安定、非安定の判断を行ない、コマンーキをかける
場合は、ディスクの回転の安定、非安定を判断する必要
がないから、信号ＰＸに基づきディスクの回転が止まっ
たか否かの判定を行なう。

カウンタ回路２３によるディスク回転の安定、非安定の
判定は、フレームごとに得られるフレーム正同期信号５
ｙＥＱ、またはフレーム非同期信号５ＹＥＱに＋４と−
１をそれぞれ対応させて、フレーム正同期信号８　ＹＥ
Ｑが発生されるごとに４ずつカウントアツプし、フレー
ム非同期信号５ＹＢＱが発生されるごとに１ずつカウン
トダウンすることによシ行なっている。すなわち、安定
回転状態が続けばカウント値は上昇していくので、カウ
ント値が予め設定したある値（この実施例では１０２４
カウント）に達すれば、安定回転が持続していると判断
して、レジスタ３２にＰＬＬ７ラグを立て、ディスク回
転制御をＰＬＬによる位相制御に切換える。また一旦Ｐ
ＬＬフラグが立っても、その後非安定になった場合はフ
レーム非同期信号８ＹＥＱが出るごとに１ずつカウント
ダウンして、カウント１直がＯに戻ったらＰＬＬ、ｙラ
グを下ろして、ディスク回転制御をＰＬＬ位相制御から
予め規定された駆動信号による直接制御に切換え、ディ
スク回転の早急表置て直しを図る。

カウンタ回路２３によるディスク回転が停止したか否か
の判定は、ディスク回転検出信号ＰＸをインバータ１０
５で反転して作成したディスク停止検出信号ＰＸをカウ
ントすることによシ行なわしたディスク回転の安定、非
安定の判定のためのカウント値をリセットし、１フレ一
ム周期ごとにディスク停止検出信号Ｐｘをカウントして
、それが４カウントに達したら完全に回転が停止したと
判断して、レジスタ３４に４７ラグを立てる。この４フ
ラグはインバータ３５で反転されて、ブレーキイネーブ
ル信号ＢＢとしてブレーキ用逆電圧の印加解除指令に用
いられる。

以上の機能を有するカウンタ回路２３は、１８ビツトの
シフトレジスタ２４と加算器２５とからなるシリアルカ
ウンタと、カウンタ制御回路２６によ多構成されている
。シリアルカウンタはカウンタ制御回路２６から所定の
タイミングで送られてくるパルスを加算器２５のＡ入力
に入力し、シフトレジスタ２４の最終ビット出力を加算
器２５０Ｂ入力に帰還し、加算器２５のキャリー出力０
０をレジスタ２７で１ビツト遅延してそのキャリー人力
Ｏｌに入力するように構成されている。シフトレジスタ
２４は１８ピツト構成であシ、ｌフレーム周期を１８分
割したクロックφＡ、φＢによりシフトされるから、１
フレ一ム周期ごとに一巡する。カウンタ制御回路２６は
、ディスク回転の安定、非安定の判定に用いる時は、フ
レーム正同期信号５ＹＥＱが発生されるフレームごとに
、フレームの３Ｂのタイミングで”１°を加算器のＡ入
力に加える。ここで３Ｂのタイミングとは第６図に示す
ように、クロックφ人、φＢＫよシ１７レーム周期で１
８カウントする中のＬ８Ｂ３ビット目のタイミングであ
シ、シフトレジスタ２４のカウント値のＬ８Ｂから３ビ
ツト目がシフトレジスタ２４から出力されて、加算器２
４のＢ入力に入力されている状態に相当する。すなわち
下位から３ビツト目は１０進数の４に対応しているから
、ここで“１″を入れることは％　４の加算を行なうこ
とになる。なお、カウンタ制御回路２６は、フレーム非
同期信号８ＹＢＱが発生されるごとに、１つのフレーム
の期間中１１″を出力してシフトレジスタ２４の全ビッ
トに”１″を加算する。すガわち１の減算を行なうこと
になる。シフトレジスタ２４の値が１０２４に達すると
、レジスタ３１がセットされてＩＫフラグが出力される
。このＩＫフラグは安定回転状態が持続していることを
示す信号である。１にフラグが立つとレジスタ３２がセ
ットされて、前述のＰＬＬフラグが出力され、安定回転
状態であることが示される。安定回転状態がくずれると
、シフトレジスタ２４はカウントダウンされるが、カウ
ント値が０に戻るまではＰＬＬフラグは立ち続ける。カ
ウント値が０になると、レジスタ３３がセットされてＯ
フラグが立ち、レジスタ３２がリセットされて、ＰＬＬ
フラグが立下がる。これによシ、非安定回転状態である
ことが示される。

第７図は、シフトレジスタ２４のカウント値とＰＬＬフ
ラグの関係を示したものである。カウント値はカウント
開始からフレーム正同期信号５ＹＥＱが出されるごとに
４ずつカウントアツプし、７レ一ム非同期信号５ＹＥＱ
が出されるごとに１ずつカウントダウンし、安定回転が
持続してカウント値が１０２４に達すれば、ＰＬＬフラ
グが立ち、安定回転状態であることが示される。その後
非安定になりカウントダウンを続けると、カウント値が
ＯになったところでＰＬＬフラグが下シて非安定回転状
態であることが示される。

の立ち上が）が検定されてカラン）［がリセットされ、
１フレ一ム周期ごとに、停止検出信号ＰＸがカウントさ
れる。カウント値が４になると、レジスタ３４がセット
されて４フラグが出力される。

この４フラグはインバータ３５で反転されて、ブレーキ
イネーブル信号ＢＥとして利用される。すなわち、ブレ
ーキイネーブル信号ＢＥが”１″になっていることはデ
ィスクが少しは回っていることを意味し、３−−モード
において、この信号ＢＥの立ち下がシにょシディスクの
回転が停止したことを検出して、ブレーキをかけるため
の逆電圧の（１９） 印加を解除する。３−１モードのコマンドが立ち下がる
と、その立ち下が夛で再びカウント値かりセットされて
次のモーＰにおけるフレーム正同期信号５ＹＢＱ、７レ
ーム非同期信号８ＹＥＱのカウントに備える。

上記各フラグを出力するレジスタ３１〜３４は、ｌフレ
ームごとに１回信号ＭＳＢ（第６図）のタイミングで更
新される。また、ブレーキイネーブル信号Ｂ１１１、Ｉ
Ｋフラグをインノ々−夕３６で反転した信号ＩＫ１０フ
ラグをインバータ３７で反転した信号０はそれぞれカウ
ントを停止するのに用いられる。

第５図においてＰＷＭ回路４１は、ラッチ回路４２と、
内部クロック（水晶発振子によシ作成されたクロック）
によシ自走し１フレ一ム周期ごとに循環するカウンタ４
３との一致を一致検出回路４４で検出し、その−散積出
に基づいて規定されたパルス幅でモータ駆動信号ＤＭ士
を出力し、モータ制御部４５を介してディスクモータ３
を駆動するものである。

（２０） モータ制御部４５は、例えば第８図に示すように、定電
流回路５５で構成され、モータ駆動信号ＤＭ士をアンプ
５４を介して入力し、ドライブアンプ５６によシディス
クモータ３を駆動するように構成される。

第５図において、カウンタ４３は０〜２９３までの２９
４カウントするカウンタで、水晶発振子で作られた１フ
レ一ム周期２９４パルス（２，１６０９ＭＨｚ　）のク
ロックφ１．φ２で駆動されて自走し、１フレ一ム周勘
で一巡する。デコーダ４６はカウンタ４３のカウント値
をデコードする。前記第６図に示ｉ〜た１フレ一ム周期
を１８分割した信号Ｌ　Ｓ　Ｂ、２　Ｂ、３　Ｂ１・＝
・・−・、１７Ｂ、Ｍ２Ｒもここで作られる。ラッチ回
路４２は、ＰｗＭ信号であるモータ駆動信号ＤＭ士のｉ
Ｒパルス幅規定するデータをラッチするもので、制御ロ
ジック４８から＋７）ＰＬＬ、ＳＩＭ％ＯＦＦ％　ＢＬ
Ｋの各制御モーＰ信号によってラッチするデータが決め
られる。

−散積出回路４４は、ラッチ回路４２とカウンタ４３と
の一致をとって、モータ駆ｗＪＪ信号ＤＭ士の立上υ、
立下シのタイミングを制御するものである。カウンタ４
３は、１フレ一ム周期で一巡するから、１フレ一ム周期
ごとに一致信号が得られ、モータ駆動信号ＤＭ士のパル
スが１発出力される。

選択回路４７は制御ロジック４８からのＰＬＬ。

８ＩＭによってシミュレーション回路５１の出力あるい
はフレーム残量カウンタ５２の出力を選択して出力し、
ラッチ回路４２にラッチするものである。

フレーム残量カウンタ５２はディスクから再生されるＰ
ＰＭ信号と水晶発振子で作られた内部クロックとのずれ
を検出する目的を持つものである。

このフレーム残量カウンタ５２は上位カウンタ５２人と
下位カウンタ５２Ｂからなる。上位カウンタ５２Ａはフ
レーム単位のずれを検出するもので、アップ／ダウンカ
ラ／りで構成され、ＢＦＭ信号のフレーム同期信号によ
、９ＥＦＭ信号のフレームごとに１ずつカウントアツプ
し、内部クロックによシ１フレーム周期（１３６μｓ）
ごとに１ずつカウントダウンする。従って、規定の線速
度より速い場合はカウントアツプされる回数が多いので
カウント値は増大し、規定の線速度よシ遅い場合はカウ
ントダウンされる回数が多いのでカウント値は減少する
。下位カウンタ５２ＢはＥＦ’Ｊｉ号のフレーム同期信
号と内部クロックによるフレーム同期信号との位相のず
れを検出するもので、ＥＦＭ信号のフレーム同期信号に
よりＥＦＭ信号の１フレームごとにリセットされて、Ｅ
ＦＭ信号のシンゼルに同期したＥＦＭシンゼル信号（Ｂ
ＦＭ信号の１７チヤンネルビツトごとに出力される信号
）をカウントアツプする。下位カウンタ５２Ｂ自体は、
ずれに関係な（：ＢＦＭシンぎル信号により１フレーム
ごとに常に所定のカウント値に達するが、そのカウント
値は後述するように、内部クロックに同期した１フレー
ムに１度出力される２９３カウント信号のタイミングで
出力されるＰＬＬ制御モード信号によりラッチ回路４２
にラッチされるので、位相差の大小によってラッチされ
るタイミングが変化し、そのラッチされた（直が、フレ
ーム内での位相差の大きさに対応したものと（２３） なる。

シミュレーション回路５１はラッチ回路４２の出力をあ
る時定数（例えば１８　ｓｅｃ　）で積分するものであ
る。ラッチ回路４２のデータはディスクモータ駆動ノＲ
ルスＤＭ士のパルス幅を規定するから、その積分値はデ
ィスクモータ駆動、ｅルスＤＭｆのパルス幅を一定期間
にわたって平均したものとなル、現在におけるディスク
モータ３の回転状態を示すものと々る。このシミュレー
ション回路１の出力データは再生モード等において、フ
ォーカスが外れて再生クロックが得られなくな、９．Ｐ
ＬＬによる位相制御ができなくなった時、制御ロジック
４８からの８ＩＭ制御モード信号によって選択され、ラ
ッチ回路４２にラッチされて、ディスクモータ駆動パル
スＤＭ士の作成に利用される。この時ラッチされた値社
シぐニレ−ジョン回路５１にそのまま帰還されるので、
シミュレーション回路５１の出力は所定値を保持し続け
る。すなわち、ディスクモータ３はＳＩＭ制御モードに
切換わる前の速度を維持し続けるととになる。また、シ
ミ（２４） ニレ−ジョン回路５１の出カバ、ディスクモータ３の回
転状態を示すものとなるので、との出力はデコーダ５３
を介して制御ロジック４８に入力されて、制御モードの
切換えにも利用されている。

デコーダ５３は、シミュレーション回路５１の出力をデ
コードして、ＭＺ、ＭＬ＋ＭＺ、気化＋取、ＭＬ、ＭＨ
の５種類の信号を出力する。ここで、ＭＨ％ＭＭ、ＭＬ
％ＭＺはそれぞれ、次の速度領斌を表わす信号である。

ＭＨ：＋２００Ｏｒｐｍ以上 ＭＭ：＋１００〜＋２００Ｏｒｐｍ ＭＬ　：　Ｏ〜＋　１０　Ｏｒｐｍ ＭＺ　：　Ｏｒｐｍ以下（逆回転） 制御ロジック４８はマイクロコンピュータ９（第１図）
からの動作モード信号８．〜８７ｍ光ビームのフォーカ
スが合っているか外れているかを示すフォーカス状態表
示信号Ｆ００、前記レジスタ３２からの安定回転表示信
号ＰＬＬ、前記信号ＢＥ１ＡＥ％ＤＥ、ディスク回転状
態表示信号ＭＨ−ＭＺの各信号を入力しテＰ　Ｌ　Ｌ、
　Ｓ　Ｉ　Ｍ％ＯＦＦ、　ＢＬＫの各制御モード信号を
択一的に出力する。これら各制御モード信号は、ラッチ
回路４２にラッチするデータを決めて、それぞれに対応
した制御モードを実行させる働きを有するものである。

各制御モードにおいてラッチされるデータおよびそれに
よる制御内容は次の通シである。

ｏＰＬＬＰＬＬ制御 モースクから再生されるＥＰＭ信号と水晶発振子によシ
作られた内部クロックとのずれを示す目的のフレーム残
量カウンタ５２の出力データを選択回路４７から選択出
力してラッチ回路４２にラッチする。これによりＰＬＬ
位相制御によるディスクモータ３の回転制御が行なわれ
る。

ｏ８ＩＭ制御モード シミュレーション回路５１の出力データを選択回路４２
から選択出力して、ラッチ回路４２にラッチする。これ
により現状の回転速度を維持する制御が行なわれる。

ｏＯＰＦ制御モード ラッチ回路４２に駆動パルスＤＭ士を全幅にわた−）て
”　０　”（ＤＭ＋＝Ｏ１ＤＭ−＝０）　とするデータ
を強制的にラッチして、このデータにょる１ハ接制御を
行なう。Ｉ）Ｍ±；０であるから、ディスク駆動モータ
３は駆動されず、惰性で回転する。

ｏＢＬＫ制御モード ラッチ回路４２に駆動ノぐルスＤＭ−を全幅にわたって
”１″１Ｍ＋＝ｏ、ＤＭ−＝１　）　とｆるデータを強
制的にラッチして、このデータによる直接制御を行なう
。この時、逆方向の駆動力がががるので、正方向の回転
に対してブレーキがかかる。

ｏＦＯ制御モード 上記ＰＬＬ％　８ＩＭ、ＯＦＦ、ＢＬＫ（７）いずれの
制御モーＰ信号も出ない時はＦＯ制御モードとなる。す
なわち、ラッチ回路４２に駆動ノぐルスＤＭ＋を全幅に
わたッテ″’　１　”（ＤＭ＋＝１、］）Ｍ−＝０）と
するデータを強制的にラッチして、このデータによる直
接制御を行なう。この時、正方向の駆動力がかかるので
、正方向に加速される。

制御ロジック４８は、これらＰＬＬ、ＳＩＭ、ＯＦＦ。

ＢＬＫ、ＦＯの５つの制御モードを、０〜７の動作モー
ド、ディスク、モータ３の回転状況、フォーカスの状況
、ＰＬＬフラグの有無に応じて第９図に示すように切換
えて実行する。各動作モーｌ′θ〜７における制御モー
ドの切換えについて説明する。

ｏｏ　（ＳＴＯＰ　）％　１　（ＦＥＥＤ　）％　）デ
ィスクの回転は必要ないから、全速度領域でＯＦＦ制御
モー−ドが利用される。

ｏ２　（ＦＯＯＵ８　８ＴＡＲＴ）モード２モードはフ
ォーカスが合ってない場合に、フォーカスを合わせるた
めに行なうものである。従って、この時再生クロックは
得られて表いからＰＬＬ制御制御モー上制御できない。

従って、シミュレーション回路５１によ＃）ＨＯＬＤ制
御モードで制御を行なう、なお、ＭＨの速度領域では高
回転防止のため、ＯＦＦ制御モードとする。またＭＺの
速度領域では、逆回転防止のため、ＯＦＦ制御モードと
する。

ｏ３（ＤＩ８Ｋ　８ＴＡＲＴ）モード ＤＩ８Ｋ・　８ＴＡＲＴモードはディスクトレイを０Ｄ
装置内に押し込んだ時、ディスクモータを少し回転させ
て、その時の慣性によりディスクがトレイ上に装着され
ているかどうかを検出するものであるから、ＦＯ制御モ
ードによシ加速する。ただし、ＭＨの速度領域に入った
場合には高回転防止のためＯＦＦ制御モードとする。

し）、７　（８ＢＡＲＯＨ）モード フォーカスが合っておシ、かつＰＬＬフラグが立ってい
る時は、フレーム残量カウンタ５２を用いてＰＬＬ制御
制御モー上るロック制御を行なう。

フォーカスは合っているがＰＬＬフラグが立ってない場
合は、前記信号ＡＨ％Ｄｌｉｌによる制御（ＡＦＯ：　
ａｕｔｏｍａｔｉｃ　ｆｒｅｑｕｅｎｃｙ　ｃｏｎｔｒ
ｏｌ）を行なう。すなわち、信号ＡＦｔが出ている場合
（規定の線速度よシ遅い場合）は、ＦＯ制御モードにし
て加速する。また、信号ＤＥが出ている場合（規定の線
速度よシ速い場合）は、ＢＬＫ制御モードにして減速す
る。そして、とのＦＯ制御モードまたはＢＬＫ制御制御
モー上シ、規定の線速度に達して信号ＡＥまたはＤＰＩ
がなくなったらＯＦＦ制御モードとする。この制御によ
り、いずれＰＬＬ７ラグが立ったら、ＰＬＬ制御モード
に切換える。

なお、ＭＨの速度領域では高回転防止のため、ＯＦＦ制
御モードとする。ＭＬ、ＭＺの速度領域では、ＦＯ制御
モーＰにして正方向に加速する。

フォーカスが外れた場合には、再生クロックは得られず
ＰＬＬ制御モードまたはＡＰ”Ｏ制御モードによる制御
は行なえないので、シミュレーション回路５１によるＨ
ＯＬＤ制御モ制御モー−る。

そして、このＨＯＬＤ制御モ制御モー−中にフォーカス
が立て直されたら、ＰＬＬ制御モードまたはＡＰＯ制御
モードに切換える。ＭＨの速度領域では高回転防止のた
め、ＯＦＦ制御モーＰとし、ＭＺの速度領域では逆転防
止のため、ＯＦＦ制御モードとする。

逆電圧を加えて減速する。ディスクモータ３の回転が止
まったことがブレーキイネーブル信号（３１） ＢＥ＝“０”により検出されたら、ＢＬＫ制御モードを
解除する。ＭＺの速度領域では逆転防止のためＯＦＦ制
御モードにする。

第１θ図は、以上の第９図の制御を行なうだめの制御ロ
ジック４８の構成を示したものである。

アンド回路１８１〜１８８に対応する第９図の各領域を
第９図に（ａ）〜（ｈ）の符号を用いてそれぞれ示す。

第９図のＯＦＦ制御モードの領域に対応するアンド回路
がないのは、アンド回路１８１〜１８８のいずれにも対
応しない領域をＯＦＦモードとして扱ってい不からであ
る。アンド回路１８３〜１８Ｂの出力はオア回路１９１
でまとめられてＦＯ制御モードを指示する信号となる。

アンド回路１８４の出力はＰＬＬ制御モードを指示する
信号となる。アンド回路１８５，１８６の出力はオア回
路１９２でまとめられて、ＨＯＬＤ制御モードを指示す
る信号となる。アンド回路１８７　、１８８の出力はオ
ア回路１９３でまとめられてＢＬＫモードを指示する信
号となる。ノア回路１９４はオア回路１９１，１９２，
１９３およびアンド回路（３２） １８４の出力を入力し、これらのすべてが“０″の時“
１゛を出力する。このノア回路１９４の出力“１″は、
ＯＦＦ制御モードを指示する信号となる。

制御ロジックからはＰＬＬ制御モード、ＨＯＬＤ制御モ
ード、ＢＬＫ制御モード、ｏｐｉｉ’制御モードをそれ
ぞれ指示する信号ＰＬＬ％８ＩＭ、ＢＬＫ。

ＯＦＦが出力される。なお、ＦＯ制御モードは、これら
４つの制御モード信号のいずれも出力されていない状態
として取扱うことができるため、オア回路１９１からの
ＦＯ制御モードを指示する信号は、制御ロジック４８か
ら出力しない。

ここで、第５図にＡで囲んだ部分の具体例を第１１図に
示す。第１１図において、ＲＦＭ信号の変化検出回路２
１は２ピツトのシフトンジスタロ１と排他的オア回路６
２とで構成されている。シフトレジスタ６１は水晶発振
子から作った１フレーム５８８パルス（４，３２ＭＨｚ
　）のクロックφ３１φ４によシ駆動されるもので、入
力されるＦＩＰＭ信号をり四ツクφ３．φ４で内部同期
に整合してシフトする。排他的オア回路６２はレジスタ
６１の第１段、第２段の出力を入力することにょシ、Ｅ
ＦＭ信号の立上シ、立下シごとにクロックφ３゜１３６
μｓ φ４の１周期分（□）のＡルス幅で・１・を８８ 出力する。

、ｅターン判定回路２２は、変化検出回路２１の出カッ
々ルスをクロックφ３１φ４によって順次シフトしてい
くレジスタ６３−１乃至６３−１１を具えている。レジ
スタ６３−２乃至６３−１１の入力にはそれぞれアンド
回路６４が設けられ、変化検出（ロ）路２１の出カッぞ
ルスがインノ々−夕６５を介してそれぞれ入力されてい
る。従って、変化検出回路２１から１つノぐルスが出さ
れると、その後１０“が続く限りレジスタ６３−１から
６３−２゜６３−３．・・・・・・へと転送されていく
が、途中で再びパルスが入力されるとアンド回路６４が
オフされるため、転送されていた前のノぐルスは消滅す
る。

従って、もとのＥＦ’Ｍ信号で＠０”あるいはＪｌｌが
１１個連続して初めて、第１１番目のレジスタ、６３−
１１がセットされることになシ、このレジスタ６３−１
１の出力″″１“　によりｓ　ｏが少なくとも１１個連
続していることが解る。更にレジスタ６３−１１の出力
はインノ々−夕６５の出力とともにアンド回路６８およ
びオア回路６６を介してレジスタ６３−１２に加わる。

従ってレジスタ６３−１２は、レジスタ６３−１１がセ
ットされた次のビットで］ｌｉｌＦＭ信号に変化がない
時、すなわち１２個“０“が連続した時セットされる。

このレジスタ６３−１２のセット状態はＢＦＭ信号に次
に変化が生じるまでの間、アンド回路６７を介して自己
保持される。

レジスタ６４−１１の出力は、変化検出信号とともにア
ンド回路７１およびオア回路７２を介してレジスタ７３
に入力される。従って、レジスタ７３がセットされれば
１１個＠ｏ＃が連続した次に変化が生じたことすなわち
、ＥＦＭ信号にちょうど１１個′″０”あるいは＠１″
が連続するところがあったことが解る。レジスタ７３の
セット状態は、信号５８７をインバータ７８で反転した
信号で自己保持される。ここで、信号５８７は、前記−
７’：ｆｆ−＄４６（第５図）の最終ビット（２９３カ
ウント）の信号２９３を２ピツトのシフトレジスタ７５
に入力し、その第１段の出力と、第２段の出力をインバ
ータ７６で反転した信号とを７７１回路７７に入力して
作成した信号で、１フレームをＯ〜５８７の５８８分割
した時の最終ビットの信号に相幽するものである。従っ
て、レジスタ７３は、フレームの終わシに自己保持が解
除されて更新される。レジスタ７３の出力は信号５８７
とともにアンド回路８１に入力され、オア回路８２を介
してレジスタ８３に加わる。従って、レジスタ７３がセ
ットされると、そのフレームの終シでレジスタ、８３が
セットされる。レジスタ８３のセット状態は、信号酊に
よってアンド回路８４を通して、次に信号５８７が出る
までの１フレームの間自己保持される。従って、レジス
タ８３の出力１１Ｋが“１″となっている状態は、前の
フレームでＥＦＭ信号に０がちょうど１１個連続する部
分が存在したことを示すものとなる。

前記レジスタ６３−１２の出方は、ＢＦＭ変化検出信号
とともにアンド回路８５に入力され、オア回路８６を介
してレジスタ８７に入力される。

レジスタ６３−１２はＥＦＭ信号に１２個以上Ｏが連続
した場合、セット状態を保持しているから、次にＥＦＭ
信号に変化が生じた時レジスタ８７はセットされる。な
お、この時レジスタ６３−１２はリセットさせる。レジ
スタ８７のセット状態は信号５８７によって、アンド回
路８８を介して、そのフレームの終りまで自己保持され
る。レジスタ８７の出力は信号５８７とともにアンド回
路９１に入力され、オア回路９２を介してレジスタ９３
に入力される。従ってレジスタ８７がセットされるとそ
のフレームの終シでレジスタ９３がセットされる。レジ
スタ９３のセット状態は信号５８７によって、アンド回
路９４を介して次に信号５８７が出るまでの１フレーム
の間自己保持される。従って、ＥＦＭ信号に０が１２個
以上連続し、かつ゛　その後ＢＦＭ信号に変化があると
、その次の１フレームの期間中レジスタ９３から′″ｌ
＃が出力されることになる。このレジスタ９３の出力１
１”は、前述の信号ＡＥすなわち規定の線速度より遅く
なっていることを示す信号として用いられる。

ノア回路９９には信号１１Ｂと信号ＡＥが入力され、そ
れらがともに０の時すなわち前のフレームでＥＰＭ信号
に１１個０が連続した部分がなく、かつ１２個以上０が
連続した部分もなかった時、ノア回路９９から＠ｌ”が
出力される。この信号が前記規定の線速度より遅くなっ
ていることを示す信号ＤＢとして用いられる。

ＥＦＭ変化検出信号は、アンド回路９５およびオア回路
９６を介してレジスタ９７をセットする。

このセット状態は信号５８７によってアンド回路９８を
介してそのフレームの終シまで自己保持される。レジス
タ９７がセットされると、そのフレームの終シで信号５
８７のタイミングで、アンド回路１０１およびオア回路
１０２を介してレジスタ１０３がセットされ、次に信号
５８７が立下るまでの１フレームの間アンド回路１０４
を介してソノセット状態が自己保持される。このレジス
タ１０３の出力１１”は、その前のフレームで少なくと
も１回ＥＦＭ信号に変化が生じたこと、す力わちディス
クが回転していることを示す信号であり、前述した信号
ＰＸとして用いられる。この信号ＰＸはインバーター０
５で反転される信号ＰＸとして出力される。上記ノミタ
ーン判定回路２２から出力される信号ＡＥ、ＤＥ　、Ｐ
Ｘは信号５８７゜５８７によって１フレームごとに更新
される。

変化検出回路３８はブレーキモードの動作信号８３−を
信号ＭＯＢ（第６図）のタイミングで、アンド回路１１
１およびオア回路１１２を介してレジスター１３に入力
して、これをセットする。

レジスター１３のセット状態は信号ＭＯＢをインノ々−
夕１１８で反転した信号ＭＯＢによシ、アンド回路１１
４を介して自己保持され、信号８３−が持続している間
中フレームごとに信号Ｍ８Ｂによって更新される。信号
８３−が立下ると、その次の信号Ｍ８Ｂのタイミングで
レジスター１３はリセットされる。レジスター１３の出
力およびブレーキモード信号Ｓ３−は排他的オア回路１
１５に入力される。従って、排他的オア回路１１５かラ
バブレーキモード信号Ｓ３１の立上り、立下シで信号Ｍ
ＳＨのタイミングで信号“１″が出力される。この信号
は動作モードを他のモードからＰから他のモードに切換
える際に、レジスタ２４のカウント値をリセットするの
に用いられる。

シフトレジスタ２４け、前述のように１８ビツトで構成
され、加算器２５のＳ出力の信号を入力して１フレーム
１３６μｓを１８分割したクロックφへ−φＢでその信
号をシフトし、最下位段の出力をアンド回路１０９を介
して加算器２５のＢ入力に帰還して、ｌフレーム周期ご
とに循環している。加算値は加算器２５の八人力から入
力され、それがどのタイミングで入力されるかによって
、その加算値が異なってくる。すなわち最下位ピッ）Ｌ
ＳＢのタイミングで入力されれば１が加算されることに
なシ、下位第３ビツト３Ｂのタイミングで入力されれば
４が加算されることになる。加算器２５のキャリー出力
ＣＯは、レジスタ２７で１ビツト遅延されてアンド回路
１１０を介してキャリー人力ＯｉＫ入力されて、桁上げ
が行なわれる。

加算器２５の八人力には３つの７７２回路１２３〜１２
５が設けられている。アンド回路１２３は３−！−モー
ド時に回転していないことを示す信号２ ＰＸが出され続けているフレーム数をカウントす１２３
が動作可能になシ、プレーΦモード信号Ｓ３−をインノ
々−夕１２６で反転した信号でアンド回路１２４〜１２
５は動作可能になる。そして１フレームの間ＢＦＭ信号
に変化がないと信号ＰＸが”ｌｏとなって、信号Ｌ８Ｂ
のタイミングでアンド回路１２３およびオア回路１２７
を介して加算器２５０Ａ入力に信号が入力される。この
ようにして、信号ＰＸが出されるとフレームごとに１ず
つカウントアツプされる。そして４７レ一ム信号ｆ１が
“ｌｏとなって、シフトレジスタ２４のカウント値が４
になると、信号Ｍ８Ｂのタイミングでアンド回路１３１
およびオア回路１３０を介してレジスタ３４がセットさ
れる。レジスタ３４０セツト状態はアンド回路１３３を
介して自己保持される。レジスタ３４の出力すなわち、
前述の４フラグは４フレ一ムＥＦＭ信号の変化がなかっ
たことを意味する。この４フラグ信号はインノ々−夕３
５で反転されて、ブレーキイネーブル信号ＢＥとして、
３−−モードにおいて、ディスク０回転が停止したこと
の判定信号として、ブレーキ用の逆方向電圧ＤＭ−の印
加を終了させるタイミング信号に利用される。

４フラグが立ってブレーキイネーブル信号ＢＥが１０′
になると、７７２回路１２３がオフされてカウントは停
止される。この状態はブレーキモ３８でその立下りが検
出され、インバーター３５を介して加算器２５０Ａ入力
およびＢ入力すべてオフし、１フレーム循環する間にシ
フトレジスタ２４はリセットされる。シフトレジスタ２
４がリセットされると、信号ＭＳＢのタイミングでレジ
スタ３４の自己保持が解除され、ブレーキイネ−プル信
号ＢＥが＠１″に戻る。

算器２５のＡ入力のうち、アンド回路１２４，１２５が
動作可能な状態となる。この状態でフレーム正同期信号
８ＹＦＩＱが得られると、このフレーム正同期信号８Ｙ
ＦｉＱはレジスタ１４１で内部同期に整合された後、信
号ＭＯＢのタイミングでアンド回路１４２およびオア回
路１４３を介してレジスタ１４４に加わシこれをセット
する。そして１フレームの間、信号Ｍ８Ｂによってアン
ド回路１４５を介して自己保持される。レジスタ１４４
がセットされると信号３Ｂによシ、シフトレジスタ２４
の下位３ビツト目のタイミングで＠１″がアンド回路１
２４を介して加算器２５のＡ入力に加わシ、１０進数で
４の加算が行なわれる。またフレーム正同期信号８ＹＥ
Ｑがセットされなかった場合には、レジスタ１４４はセ
ットされず、インバータ１４６を介して信号８ＹＥＱが
出力される。信号８ＹＥＱはアンド回路１２５に入力さ
れる。アンド回路１２５には３Ｂ等、特定のタイミング
で加算のタイミングで加算のタイミングをとる信号が入
っていないので、信号８Ｙｌ？ｊＱが入るとそれが持続
する１フレームの間、八人力に”１″が入力され続ける
。すなわち、これで１の減算が行なわれることになる。

信号８ＹＢＱ、８ＹＢＱはフレームごとにいずれかが出
力されて、そのっど４カウントアツプ（８’ＹＥＱ）ま
たは１カウントダウン（ＳＹＥＱ）がなされる。

カウント値が１０２４に達しシフトレジスタ２４のＩＫ
（１０２４）に対応するビットに”１“が立つと、信号
ＭＳＢのタイミングでアンド回路１５１およびオア回路
１５２を介してレジスタ３１がセットされる。レジスタ
３１のセット状態は信号ＭＯＢによって、アンド回路１
５３を介してそのフレームの間自己保持される。シフト
レジスタ３１がセットされるとその出力はインノ々−タ
３６を介してアンド回路１２３をオフし、それ以上のカ
ウントアツプは禁止される。しかしカウントダウンは禁
止されていないので、フレーム非同期信号Ｓ　ＹＥＱが
入ればカウントダウンされる。

（４３） カウントダウンされればシフトレジスタ３１はリセット
されるので、再びカウントアツプも可能となる。定常運
転時はこのようにして、カウント値は１０２４を最大に
その付近を上下に変動している。

レジスタ２４のＩＫに対応するビットの出力は、また、
そのままＩＫフラグとして信号Ｍ８Ｂのタイミングでア
ンド回路１６１およびオア回路１６２を介してレジスタ
１６５に加わシこれをセットする。レジスタ１６５０セ
ツト状態は信号Ｍ８Ｂによって、アンド回路１６４を介
してそのフレームの間自己保持される。レジスタ１６５
からはセット状態でＰＬＬフラグが出力される。シフト
レジスタ２４のカウント値は前述のように、ＩＫまでカ
ウントアツプした後もその付近を変動するが、レジスタ
１６５は一旦自己保持されれば、シフトレジスタ２４が
ＩＫから下がってもセット状態を持続し、ＰＬＬフラグ
を出力し続ける。しかし、ディスクモータの不安定状態
が続いてカウントダウンが続き、カウント値が０まで下
るとシフレレ（４４） ジスタ２４はすべてのビットが１０″となるので、ノア
回路１７２の出力が＠１″と々シ、この信号が信号ＭＳ
Ｂのタイミングでアンド回路１７３およびオア回路１７
４を介してレジスタ１７５に加わシ、これをセットする
。レジスタ１７５のセット状態は信号ＭＳＢによって、
そのフレームの間自己保持される。また、カウント値が
Ｏまで下ると、レジスタ１７５の出力がインノ々−夕３
７を介して加算器２５０Ａ入力のアンド回路１２５をオ
フし、それ以上の減算は禁止される。また、ノア回路１
７２の出力１１＃はインバータ１６７を介して７７１回
路１６３をオフし、信号ＭＳＢのタイミングでレジスタ
１６５をリセットする。これによりＰＬＬフラグが下シ
る。

以上のようにして、第１１図の回路からはＰＬＬフラグ
と信号ＡＥ、ＤＥ　、ＢＢがそれぞれ出力される。

次に、制御ロジック４８の出力によシ制御される第５図
に符号Ｂで囲んだ部分の具体例について第１２図に示す
。第１２図において、２９４カウンタ４３は９ビツトの
ハーフアダーで構成されている。各段４３−１乃至４３
−９の８出力はアンド回路２０１〜２０９を介してレジ
スタ２１１〜２１９に入力される。レジスタ２１１〜２
１９は水晶発振子で作った１フレ一ム周期（１３６μａ
）を２９４分割した（すなわち２．１６０９　ＭＨｚ）
クロックφ１．φ２により駆動され、その出力を各段４
３−１乃至４３−９のＡ入力に加える。各段４３−１乃
至４３−９のキャリー出力ＯＬは次段のキャリー人力Ｏ
ｏに入力され、初段４３−１のキャリー人力ＯＩにはＶ
ＤＤ（＝”１″）が常時入力されている。従って、２９
４カウンタ４３はクロックφ１．φ２の速度すなわち、
１フレ一ム周期の時間１３６μｓでＯ〜２９３０２９４
カウントするカウンタを構成する。アンド回路２０１〜
２０９には信号ＸＦ８ＹＮＯがインバータ２２１を介し
て入力され、２９４カウンタ４３がイニシャルリセット
される。ここで、信号ＸＰ８ＹＮＯは内部クロツルス幅
で出力される信号である。レジスタ２１１〜２１９のカ
ウント値はデコーダ４６に入力され、必要なタイミング
がデコードして取り出される。

前記Ｌ８Ｂ、３Ｂ、Ｍ８Ｂ等の信号もこの出力に基づい
て作られる。また、この第１２図の回路の制御のため、
２９３カウントと２９２カウントの信号がデコードされ
ている。２９３カウント信号はオア回路２２２からイン
バータ２２１を介して各アンド回路２０１〜２０９に加
わシ、２９３カウントごとにリセットするのに用いられ
る。これにより１フレームごとにθ〜２９３までの２９
４カウントするカウンタが構成される。２９２カウント
信号はフレーム残量カウンタ５２のダウン信号に用いら
れる。

フレーム残量カウンタ５２は、上位カウンタ５２Ａと下
位カウンタ５２Ｂとで構成されている。

下位カウンタ５２Ｂは５ビツトのハーフアダーで構成さ
れ、各段５２Ｂ−１乃至５２Ｂ−５の８出力はアンド回
路２３１〜２３５を介してレジスタ２４１〜２４５に入
力される。初段５２Ｂ−１のキャリー人力ＯＩには、Ｅ
ＦＭシンゼル信号が入力される。ＥＦＭシン昶ル信号は
１フレームを構成する３２シンゼルデータのシンゼルデ
ータごとに出力される信号である。１シンゼルデータは
１４ピツトのデータビットと３ピツトのマージンビット
の合計１７ピツトで構成される。従ってＦｉＦＭシンゼ
ル信号は、ＥＰＭ信号から再生した再生クロックを１７
ずつカウントして作成するととができる。下位カウンタ
５２ＢａこのＫＰＭシンジル信号により、ｌずつカウン
トアツプしていく。下位カウンタ５２Ｂの各段５２Ｂ−
１乃至５２Ｂ−５の出力を入力するアンド回路２３１〜
２３５には、ＥＦＭフレーム信号をインバータ２０１で
反転した信号が加わっている。ＦｔＦＭフレーム信号は
Ｉ！ｌＩＦＭ信号のフレームごとに１回出力される信号
で、フレーム先頭のフレーム同期信号を検出して出力さ
れる。このＢＦＭフレーム信号が出力されると、アンド
回路２３１〜２３５がオフされるので、下位カウンタ５
２はＢＰＭ信号のフレームごとにリセットされる。

上位カウンタ５２Ａは４ビツトのフルアダーで構成され
、各段５２Ａ−１乃至５２Ａ−４のＳ出力はレジスタ２
４６〜２４９にそれぞれ入力されている。レジスタ２４
６〜２４９の出力は各段のＢ入力に入力され、各段のキ
ャリー出力は次段のキャリー人力に入力されている。上
位カウンタ５２人の初段５２Ａ−１のキャリー人力Ｃｏ
には１ｉ１ＰＭ７レーム信号が入力されて、ＥＦＭ信号
のフレームごとに１ずつカウントアツプしていく。

また各段のＡ入力には、前記デコーダ４６からの２９２
カウント信号が入力され、２９２カウント信号が出力さ
れる１３６μＳごとに１ずつカウント：　ダウンしてい
く。従って上位カウンタ５２Ａは、正規の線速度が得ら
れている時は、アップパルスとダウンパルスが交互に加
わるので、一定値に安定している。しかし正規の線速度
よシ速い場合には、アツプノぐルスの周期が短かくなる
のでカウント値は増大してくる。また、正規の線速度よ
り遅い場合には、アップパルス周期が長くなるので、カ
ウント値は減少してくる。

上位カウンタ５２Ａはカウント値が８になると、アンド
回路２２３およびインバータ２２４を介してアンド回路
２０３をオフし、それ以上のカウントアツプが禁止され
る。またカウント値がＯになると、アンド回路２２５お
よびインバータ２２６を介してアンド回路２２７をオフ
し、それ以下のカウントダウンが禁止される。

なお、ＰＬＬフラグが立つとインノ々−夕２２８を介し
てアンド回路２３６．２３７．２３９がオフされて、レ
ジスタ２４６．２４７．２４９がリセットされ、オア回
路２３８を介してレジスタ２４８がセットされて初期設
定が行なわれる。

選択回路４７は、制御ロジック４８からの制御モード信
号ＰＬＬ、ＳＩＭ、によって、フレーム残量カウンタ５
２の出力またはシミュレーション回路５１の出力を選択
して出力するものである。

選択信号ＰＬＬ　、８　ＩＭは、アンド回路２８１゜２
８２によって２９３カウント信号のタイミングで出力さ
れる。ＳＩＭモードが選択された場合には、アンド回路
２４１が動作可能となって、シミュレーション回路５１
の対応するビット出力がオア回路２４３を介して出力さ
れる。また、ＰＬＬモードが選択された場合には、アン
ド回路２４２が動作可能となって、フレーム残量カウン
タ５２の対応するビット出力がオア回路２４３を介して
出力される。選択信号は内部クロックによる２９３カウ
ント信号のタイミングで出力されるのに対し、フレーム
残量カウンタ５２の下位カウンタ５２Ｂは内部クロック
に非同期のＢＦＭフレーム同期信号によυリセットされ
て、ＥＦＭシン？ル信号によりカウントしていくので、
ＥＦＭ信号と内部クロックのずれ（位相差）によって２
９３カウントのタイミングでのカウント値が変化し、こ
れによって１フレーム内でのずれ（位相差）の大きさを
知ることができる。

ラッチ回路４２は各ピット信号をラッチするレジスタ２
５１〜２６０を具え、選択回路４７により選択された信
号を入力し、２９３カウント信号をインバータ２４５で
反転した信号丁子］によってアンド回路２４４を介して
自己保持する。なお、ラッチ回路４２において、レジス
タ２５７　、２５８゜２５９に接続されているアンド回
路２４６は、入力されるＶｓｓが”０″であシ、機能上
意味を有しないものである。また、制御ロジック４８で
ＯＦＦ制御モードが選択された場合には、アンド回路２
４７を介してレジスタ２５９にのみ“１″がラッチされ
る。また、制御ロジック４８でＢＬＫ制御モードが選択
された場合には、アンド回路１２８を介してレジスタ２
６０にのみ１１°がラッチされる。

寿お、ラッチ回路４２の最下位ビットのレジスタ２５１
は、シミュレーション回路５１からの信号のみ入力され
る。シミュレーション回路５１による制御の精度を上げ
るため、シミュレーション回路５１の出力ビツト数をフ
レーム残量カウンタ５２よ）も下位１ぎット増やしてい
るからである。

−敷積出回路４４は、ラッチ回路４２の出力と２９４カ
ウンタ４３のカウント値とを対応させて、これらの一致
をとるものである。−敷積出回路４４は排他的オア回路
ＢＸＩ〜ＲＸ９を具え、これにそれぞれラッチ回路４２
の各ビット出力と、２９４カウンタ４３の各ビット出力
を入力している。排他的オア回路Ｅｘ１〜ＥＸ９の出力
は、ノア回路２６１に入力されている。したがって、ラ
ッチ回路４２の出力にカウント値が一致するとノア回路
２６１から一致信号ＥＱ（＝＠１″）が出力される。

ＰＷＭ回路４１は正方向の駆動ノぐルスＤＭ＋を出力す
るレジスタ２６２と、負方向の駆動パルスＤＭ−を出力
するレジスタ２６３とを具えている。

Ｖ−）スタ２６２はアンド回路２６４０オンによシセッ
トされ、アンド回路２６５のオンによシ自己保持される
。アンド回路２６４には３つの信号ＧＦ！１２８、ＥＩ
Ｑ％ＧＦ！２５６が入力されている。

信号ＧＥ２５６が入力されている。信号ＧＢ１２８はラ
ッチ回路４２のレジスタ２５９，２６０の出力をオア回
路２７２に入力し、インバータ２７３で反転した信号で
あシ、レジスタ２５９．２６０のいずれにも１１°が立
っていないこと、すなわち負方向の駆動でないことを意
味する。信号ＥＱは一致信号である。信号Ｇｎ２５６は
２９４カウンタ４３のカウント値２５６に対応するレジ
スタ２１９の出力をインノ々−夕２７１で反転した信号
で、カウント値が２５６まで達していないことを意味す
る。したがって、正方向の駆動で、カウント値が２５６
まで達していない状態で一致が出たときアンド回路２６
４はオンし、オア回路２６４を介してレジスタ２６２が
セットされる。レジスタ２６２のセット状態は信号Ｇ１
１）２５６によりカウント値が２５６になるまでアンド
回路２５６を介して自己保持される。カウント値が２５
６になると信号ＧＢ２５６＝”Ｏ”と力って、アンド回
路２６４．２６５ともオフし、レジスタ２６２はリセッ
トされる０以上の動作はフレームごとに行われる。これ
によシ、レジスタ２６２からは、立上シがラッチ回路４
２にラッチされた直で規定され、立下シが２９４カウン
タのカウント値２５６で規定される幅を持ち、１フレー
ム（１３６μＢ）の周期を持つＰＷＭ変調された正方向
駆動ＡルスＤＭ＋が出力される。

レジスタ２６３は、アンド回路２６７のオンによシセッ
トされ、アンド回路２６８のオンにより自己保持される
。アンド回路２６９には４つの信号ＧＥ１２８．ＥＱ、
ＧＥ２５６．ＧＥＯが入力される。ＧＥ１２８は負方向
の駆動であることを示す信号、信号ＢＱは一致信号ＥＱ
をインバータ２７４で反転した信号、ＧＥＯは２９３カ
ウント信号をレジスタ２７５で１ビツト遅延した信号す
々わち２９４カウンタ４３が０カウントのタイミングを
示す信号である。したがって、負方向の駆動で、２９４
カウンタ４３のカウント値が０のとき７７１回路２６７
がオンされ、オア回路２６７を介してレジスタ２６３は
セットされる。レジスタ２６３のセット状態は７７１回
路２６８を介して自己保持される。そして、一致信号Ｅ
Ｑが出ると、アンド回路２６７．２６８はオフされ、レ
ジスタ２６３はリセットされる。これによシ、レジスタ
２６２からは、２９４カウンタ４３のリセットとともに
立上シ、一致で立下る幅を持ち、■フレーム（１３６μ
ｓ）の周期を持つＰＷＭ変調された負方向駆動ノ々ルス
ＤＭ−が出力される。

（５５） このように、正方向駆動ＡルスＤＭ＋は、一致で立上シ
、２５６カウントで立下るのに対し、負方向駆動Ａルス
ＤＭ−は、０カウントで立上シ、一致で立下るから、一
致の位置が変化すると一方ノ駆動ノクルスのノぞルス幅
は広くなるのに対シ、他方の駆動ノぞルスのノぞルス幅
は狭くなる。例えば、一致位置が早くなると、正方向駆
動）Ｊ？ルスＤ　Ｍ　＋のノぐルス幅は広くなるのに対
し、負方向駆動ＡルスＤＭ−のパルス幅は狭くなる。逆
に一致位置が遅くなると、正方向駆動パルスＤＭ＋のノ
ぐルス幅は狭くなるのに対し、負方向駆動ＡルスＤＭ−
のノぞルス幅は広くなる。第１３図はラッチ回路４２の
各出力に対するＰＷＭ回路４１の出力パルスの変化を示
したものである。

次に各制御モードにおける第１２図の回路の動作につい
て説明する。

ｏＰＬＬ制御モード 前記第９図に示゛したように、４〜７モーＰで回転がＭ
Ｍ（１００ｒｐｍ〜２００Ｏｒｐｍ）の領域にアシ、フ
ォーカスが捉えられていて、ＰＬＬ７う＜５６） グが立つと、制御ロジック４８からＰＬＬモード信号が
出力されて、選択回路４７でフレーム残量カウンタ５２
からのデータが選択される。またＰＬＬフラグによシ、
フレーム残量カウンタ５２の上位４ビツトのレジスタ２
４９　、２４８　、２４７゜２４６がｒｏｌｏｏＪに初
期設定される。これにより、ＰＬＬによるロック制御に
移行する。すなわち、規定の線速度より速い場合はＥＦ
Ｍシンプル信号、ＥＦＭ７レーム信号の周期は短くなる
から、ラッチ回路４２にラッチされるフレーム残量カウ
ンタ５２のカウンタ匝は増大する。その結果、−散積出
回路４４で一致がとれる壕での時間が長＜ナシ、駆動ノ
ぐルスＤＭ＋のノξルス幅が短くなシ、速度は下降する
方向に変化する。逆に規定の線速度よシ遅い場合は、Ｅ
ＦＭシンゼル信号、ＥＦＭフレーム信号の周期は長くな
るから、ラッチ回路４２にラッチされるフレーム残量カ
ウンタ５２のカウント値は減少する。その結果、−散積
出回路４４で一致がとれるまでの時間が短くなシ、駆動
ノξルスＤＭ＋のパルス幅が長くなシ、速度は上昇する
方向に変化する。このようにして、ラッチ回路４２に２
ツチされるフレーム残量カウンタからのカウント値は規
定の線速度となるノぞルス幅が得られる値で安定する。

ＯＤの回転速度は４８０ｒｐｍ（内周）〜２１０ｒｐｍ
（外周）であるから、第９図のシミュレーション出力と
回転速度との関係によれば、定常状態ではラッチ回路４
２の直は上位から０ＯＩＩ１００ＸＸＸ盾度で安定する
。

動作モードが２モードあるいは４〜７モードで、回転が
ＭＭの領域にある場合に、フォーカスが外れた場合、再
生クロックが得られずＰＬＬロック制御ができないので
、８ＩＭ制御モーＰに切換わる（第１０図）。すなわち
、制御ロジック４８からの８ＩＭモード信号によシ、選
択回路４７はシミュレーション回路５１からのデータを
選択してラッチ回路４２にラッチし、このラッチした値
によシ駆動パルスＤＭ＋のパルス幅が認められる。

ラッチ回路４２にラッチされた値はそのままシミュレー
ション回路５１に帰還されるので、シミユレーション値
は変化せず、回転速度は一定値に保持される。

ｏＯＦＦ制御モ制御 モー口ジック４８からＯＦＦ制御モード信号が出力され
ると、アンド回路２８４によって２９３カウント信号の
タイミングでラッチ回路４２のレジスタ２５９がセット
される。このとき、他の制御モード信号は出力されない
ので、ラッチ回路４２の他のレジスタ２５１〜２５８．
２６０セツトされない。

したがって、レジスタ２５９の出力が°１″になって、
信号ＸＰ　８　ＹＮＯの発生タイミングすなわち２９４
カウンタ４３のカウント０のタイミングでレジスタ２６
３がセットされようとするが、ラッチ回路４２から排他
的オア回路ＥＸＩ〜ＥＸ９への入力はすべて“０“とな
って、即座に一致信号ＩＱが出るため、レジスタ２６３
は結局出力されず、駆動ノルスＤＭ＋、ＤＭ−はいずれ
も出力されない（ＤＭ＋＝Ｏ１ＤＭ−＝０　”）。した
がって、ディスクモータ３による駆動は行われず、単に
惰性で回ることになる。

（５９） ｏＢＬＫ制御モ制御 モ ー−モードで、回転がＭＨまたはＭＭの領域にある場合
は、制御ロジックからＢＬＫ制御モード信号が出力され
、アンド回路２８３によって２９３カウント信号のタイ
ミングラッチ回路４２のレジスタ２６０がセットされる
。このとき、他の制御モード信号は出力されないので、
ラッチ回路４２の他のレジスタ２５１〜２５９はセット
されない。

したがって、レジスタ２６０の出力が１１″によって、
信号ＸＦ８ＹＮＯのタイミングでレジスタ２６３がセッ
トされて駆動パルスＤＭ−が出力される。レジスタ２６
３は、２９４カウンタ４３のレジスタ２１９がセットさ
れて一致信号ＦｉＱが出力されてはじめてリセットされ
るので、駆動ノぞルスＤＭ−は０〜２５６の全区間″１
”となる。これによりディスクモータ３は逆方向の駆動
力が生じてブレーキがかけられる。

ｏＰｏ制御モード Ｆｏ制御モーＰでは制御ロジックからいずれの制御モー
Ｐ信号も出力されない、したがってラツ（６０） 子回路４２のレジスタ２５１〜２６０はすべてリセット
状態であり、２９４カウンタ４３のカウント値Ｏのタイ
ミングで一散積出信号ＢＱが出力されて、レジスタ２６
２がセットされ、駆動パルスＤＭ＋が出力される。レジ
スタ２６２は２９４カウンタ４３のカウント値が２５６
に彦るとリセットされる。したがって、駆動パルスＤＭ
＋は０〜２５６の全区間出力されることになる。したが
って、正回転方向にディスクモータ３は加速される。

発明の詳細 な説明したように、この発明によれば、再生Ｂｌ？Ｍ信
号と内部同期信号との位相差データに基づく位相制御に
よシディスクの回転制御を行なう場合において、再生Ｅ
ＦＭ信号が得られなくなった場合に、その前の位相差デ
ータを保持して制御するようにしたので、規定の線速度
で引き続き回転することができる。

【図面の簡単な説明】

第１図はこの出願の図面において用いている論理回路の
表記方法の説明図、第２図はこの発明が適用されるディ
スク再生装置の制御系統を示すブロック図、第３図はフ
レーム正同期信号８　ＹＥＱの作成回路の一例を示すブ
ロック図、第４図は第３図の回路の動作説明図、第５図
はこの発明の一実施例を示すブロック図、第６図は制御
信号Ｌ８Ｂ。 ２Ｂ・・・・・・、ＭＳＢの説明図、Ｍ７図はカウンタ
回路２３の動作説明図、第８図はモータ制御回路４５の
具体例を示す回路図、第９図は制御ロジック４８による
制御モーＰの切換例を示す図、第１０図は第９図の切換
え実施するための制御ロジック４８の構成例を示す回路
図、第１１図は第５図にＡで囲んだ部分の具体例を示す
回路図、第１２図は第５図にＢで囲んだ部分の具体例を
示す回路図、第１３図は第１２図のラッチ回路４２にラ
ッチされるデータと作成されるディスクモータ駆動パル
スＤＭ士の関係を示す図である。 ３・・・・・・ディスクモータ、５・・・・・・ディス
ク、２３（６３） Ｂ Ａ巳

Claims (1)

【特許請求の範囲】
1. 再生ＦＩＦＭ信号と内部同期信号との位相差データに基
   づく位相制御によシディスクの回転制御を行なう回路に
   おいて、再生ＢＦＭｉ号が得られないときに、その前の
   位相差データを保持して制御するようにしたことを特徴
   とするディスク回転制御回路。