JPS6085642A

JPS6085642A - マルチポイント接続における宅内機器の共用チヤネルアクセス制御回路

Info

Publication number: JPS6085642A
Application number: JP58193094A
Authority: JP
Inventors: Tadahiko Dobashi; 土橋　忠彦
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1983-10-15
Filing date: 1983-10-15
Publication date: 1985-05-15
Also published as: JPH0153950B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の技術分野本発明はディジタル加入者系等に適用されるマルチポイ
ント構成において複数の宅内機器に共用されるチャネル
のアクセス制御に関し、とくに汎用のデータ送受信用Ｌ
ＳＩとアクセス制御回路を結合した回路に関するもので
ある。

従来技術と問題点近年、を話サービスおよび非電話系サービスを１つの網
構成で提供するディジタル・サービス総合網〔Ｉｎｔｅ
ｇｒａｔｅｄ　５ｅｒｖｉｃｅｓ　ｃｔｉｇｉｔａｌ　
ｎｅｔｗｏｒｋ　（ＩＳＤＮ）”：Ｊの論議が、各国で
盛に行なわれ、ユーザ／網インタフェースにおけるプロ
トコールの一部が国際的に標準化されつつある。

上記インタフェースにおいては加入者系にマルチポイン
ト構成を適用し、その複数の宅内機器か′らの共用チャ
ネル（Ｄチャネルと呼ぶ）のアクセス制御方式としては
衝突を許容した方式が採用される見込みである。このＤ
チャネルの伝送制御手順としては、ＨＤＬＣ（Ｉｌｉｇ
ｈ　Ｌｅｖｅｌ　Ｄａｔａ　Ｌｉｎｋ　Ｃｏｎｔｒｏｌ
Ｐｒｏｃ−ムｙｇ）のＬＡＰ−Ｂ　（Ｌｉｎｋ　Ａｃｃ
ｇｚｓＰｒｏｔｏｃｏｌ−Ｂ）をベースとした手順が用
いられる。この実現に必要となる伝送制御手順の７ラグ
、ＣＲＣ制御等の機能乞実現するとき、現在入手可能と
なった汎用データ送受信用ＬＳＩを用いることによシ、
大幅なノ飄−ドウェア削減が図れる。さらに、上記以外
のよシ高度な手順制御、順序制御、再送制御、フロー制
御等に関しても一部のＬＳＩで可能となっておシ、宅内
機器の通信機能実現に必要なノ・−ドウエア、ソフトウ
ェア量を削減できる。

しかし、マルチポイントアクセス用のＬＳＩが開発され
ていない現状において、早期にマルチポイント・アクセ
ス技術を確立するためには、ノ・−ドウエア、ソフトウ
ェアの削減を図れる上記シングルポイントアクセス用の
ＬＳＩをこれに適用することが妥当と思われる。

しかし、これらＬＳＩはシングルポイント接続の宅内機
器用に開発されたものであυ、本発明の対象とするマル
チポイント接続における宅内機器に・　対しては、この
ような手順制御を有するＬＳＩを用いて、マルチポイン
トアクセスを行なう技術は確立されていない。

上記ＬＳＩを適用するためには、送信を待時させる制御
、衝突が起きたときの再送制御およびＬＳＩが自律的に
発生するフレーム（ＲＲ，（ｒｅｃｇｉｖｅ　ｒｅａｒ
ｔｙ）フレーム等〕の対処法等の技術的の課題がある。

発明の目的本発明は、シングルポイントアクセス用に開発された汎
用のデータ送受信用ＬＳＩを用いて、マルチポイント構
成での共用チャネルアクセス制御を実現し、ｌ５ＤＮの
ユーザ／網インタフェースにおける宅内機器側の共用チ
ャネルである信号チャネル（Ｄチャネル）アクセス制御
を具体化し、さらに共用チャネルアクセス制御技術を経
済的に、かつ確実に実現することを目的とする。

発明の実施例以下、本発明の実施例を図面について説明する。

第１図は本発明を実施したアクセス制御回路を内蔵する
複数個の宅内機器をバスにマルチポイント接続した宅内
施設の接続を示す図である。

第１図において、ＴＥ１〜ＴＥｉは宅内機器、ＮＴｒ宅
内制御装置、ＢｗＲ，ＢｕＴは宅内制御装置ＮＴよシ出
ている受信および送信バス、Ｌは加入者回線である。加
入者回線りは宅内制御装置ＮＴを図示しないディジタル
交換機等に接続する。゛宅内機器ＴＥ１〜ＴＥｉは、そ
の１個ＴＥｉのみ構成を詳しく示すが、何れも同様な構
成を有し、宅内機器ＴＥｉにおいてＣＮＴは呼制御情報
等を伝送する共用チャネル（Ｚ）ＴＩは送信呼制御情報
、Ｂ’；’−’ｊｌ化される、ディジタル化された、通
話信号、データ端末へのデータ信号等のユーザ情報およ
びその受信端子を、またＢＴは回るディジタル化された
ユーザ情報が送受される。

Ｅはエコービットである。なおＩＮＩ、　１４　、丑−
→へは否定回路である。

なお、宅内機器ＴＥ、〜ＴＥｉは、総べて網側から供給
されるクロックに同期して動作する。

第２図は、第１図におけるパスＢＵＲ、ＢＴＪＴ上を流
れる信号の形式を示す図である。

第２図（急は受信パスＢＵＲ上の信号を示している。

この信号は例えは１０個のタイムスロットＴＳｏ−ＴＳ
９で１個のフレームを構成し、各、タイムスロットは１
ビツトの情報を運び、タイムスロットＴＳ０〜ＴＳりに
よって受信ユーザ情報を運びタイムスロットＴＳ。

によって受信側への呼制御情報ＤＲを、またタイムスロ
ットＴＳ、によってエコービットＥを運ぶ。各宅内機器
ＴＥＸ−ＴＥｉは総て同期して動作しているので例えば
タイムスロットＴＳ０の時刻においては、全宅内機器Ｔ
Ｅ、〜ＴＥｉにタイムスロットＴＳｏが運ぶビットが受
信される。他のタイムスロットが運ぶ情報についても同
様である。しかし、ユーザ情報ＢＲ（タイムスロットＴ
Ｓ０〜ＴＳｑ）は選択された宅内機器のみが受信するが
、他の情報すなわちタイムスロットＴＳ、が運ぶ呼制御
情報ＤＲとタイムスロットＴＳ、が運ぶエコービットＥ
情報は総べての宅内機器で受信される。

第２図（ｂ）は送信バスＢＵＴ上の信号を示している。

この信号は第２図（α）に示す受信バスＢＵＲ上の信号
って送信側への呼制御情報ＤＴを運ぶ。ただし、タイム
スロットＴＳ９はブランクとしである。送信用ユーザ情
報ＢＴ（タイムスロッ）　ｒｓｏ−ｒｓ、　）　ｔｒｉ
選択指定された１個の宅内機器のみから送信される。

タイムスロツ）　ＴＳ８の時点で、全べての宅内機器Ｔ
Ｅ、〜ＴＥｉはタイムスロットＴＳａに対して呼制御情
報ＤＴとしてそれぞれチャネル要求信号をのせることが
できる。

宅内制御装置ＮＴでは第２図（ｂ）に示す送信バスＢＵ
Ｔ上の信号からタイムスロッ）　ＴＳ、の運ぶ送信呼制
御情報ＤＴを分離回路ＤＭＰＸで分離し、多重化回路Ｍ
ＰＸによって受信パスＢ。Ｒ上の信号〔第２図（α）〕
のタタイムスロットＴＳに後述のエコーピットＥとして
挿入して全宅内機器ＴＥ□〜ＴＥｉに戻す。

第１図において、宅内機器ＴＥ□〜ＴＥｉが空きのとき
は、その状態を示す信号として信号ＤＴ・１”　を送出
（宅内機器ＴＥ、〜ＴＥｉは情報ＤＴとしてそれぞ宅内
機器から同時に送信パスＢ。Ｔにタイムスロツ）　ＴＳ
、において送出される。

この各宅内機器ＴＥ１〜ＴＥｉの共用チャネルの使用を
示す信号り、、　、　ＤＴｌ　７ＤＴｉの否定ＤＴ＋　
、　ＤＴｌ　−ＤＴ謙送信バスＢ。Ｔにおいて布線論理
によシ論理和としてされ、多重化回路ＡＩＰＸによル受
信バスＢ。Ｒ上の信′号のタイムスロットＴＳ、にエコ
ーピットＥとして挿入され各宅内機器において台受嗜本
エコーピッ。

トＥとして受信される。ここに上記信号ＤＴの示す論理
和ＤＴｌ　＋Ｄ？２　”　”””　＋ＤＴｎはＤＴ＋　
’　ＤＴｌ　’・・・・・−・Ｄ、ｉに等しい。換言す
れば上記エコー・ビットＥは”ＴＩ・ＤＴ□・・・・・
・・・ＤＴｉすなわち共用チャネルの使用を示す信号Ｄ
Ｔ、、ＤＴ２〜ＤＴｉの論理積を示す。

従って、宅内機器ＴＥ、−ＴＥｉが総べて共用チャネル
を使用しておらず、ＤＴｌ、ＤＴｌ、〜ＤＴ、が総べて
・１”であればエコーピットＥｌｄ“１”となる。しか
し、上記信号ＤＴ＋、ＤＴ２〜Ｄ、ｉの倒れか１個が〆
０・となれば、その論理積を示している上記エコーピッ
トＥは１０”となる。

第１図において、宅内様器ＴＥｉ中のＣＷＴで示した共
用チャネルアクセス制御回路に本発明が実施されておシ
、その構成の一例を第３図に示す。

第３図において、１はＨＤＬＣ手順制御を鳴するデータ
送受信用ＬＳＩで、ＲｘＤはデータ受信端子、ＴｘＤは
データ送信端子、Ｒｘｃはデータ受信用クロック入力端
子、ＴｘＣはデータ送信用クロック入力端子である。上
記のデータ送受信用ＬＳ１１　は送信と受信とは各クロ
ックの供給の有無によシそれぞれ独立に行なわれる。

上記のデータ送受信用ＬＳＩ　１はデータ送信用クロッ
ク入力端子ＴｘＤへのクロック供給を停止することによ
シ、受信は停止しないが、送信を中断しクロック停止時
のデータ極性（０あるいは１）を。

保持し、クロック供給再開によシ、後続データを送信す
る。該ＬＳＩ　１はまたＤＭＡ機能を有し、メインメモ
リ９との間で、プロセッサＣＰＵ　８を介さすにデータ
の送授機能を有する。ＬＳＩ　１はフレーム送出時以外
は、クロック供給によシ常にフラグ（０１１１１１１０
）を送信しているものとする。　２は送信バッファであ
シ、送信データを蓄積し、競合に・よる衝突が生じた時
のみデータの再送を行う。３はフレーム送出開始・終了
識別回路であＦ）、ＬＳｌｌよシ送出されるデータフレ
ームの先頭位置の検出と、フレーム送信終了の検出を行
う。４は送信制御回路であシ、ＬＳＩ　１への送信待制
御、送信ノくツファ２への再送制御等を行う。５は衝突
検出回路であシ、ビット毎に送信データビットと網から
返送されるエコービット（上記のＥ）を照合し、不一致
時に衝突とみなす回路である。６は回線空検出回路であ
り、エコービットＥの′１″の数をカウントし、共用チ
ャネルＩ空”を検出する回路でン卜するエコービットの
連続した１１″の数）指定送信に際し送信データがＬＳ
Ｉ　１からの直接送信データか、送信バッファ２からの
再送データかの選択を行う。１１は第２のセレクタ（Ｓ
ＥＬ２）であシ、送信待や価突検出時に共用チャネル〔
第２図（ｂ）タイム・スロットＴＳ、のＤＴ〕にオール
１１″を送出する回路である。なお１２はＣＰＵバスで
ある。端子ＤＲ，Ｅは第１図に示す分離回路ＤＭＰＸＴ
の同名の端子に、端子ＤＴは同じく第１図に示す多重化
回路ＭＰＸＴの同名の端子に接続される。

次に、このアクセス制御回路ＣＮＴ動作について説明す
る。フレーム送信に先たち、プロセッサＣＰＵ　８はま
ず、ｒ１０命令にて送信データのアクセス優先度Ｘ１を
カウンタ比較値Ｘ、としてＩ１０インタフェース回路７
を介して回線空検出回路６に設は検出回路６には図示し
ないカウンタが設けられ、エコービットＥの１”を受信
する毎に歩進する。

回線空検出回路６はこれに基づき第４図の共用チャネル
空き検出手順動作フロー図に示すように、エコービット
の１”を連続してｘ８個以上受信したら（カウンタ計数
値Ｘ≧Ｘ１）共用チャネルが空であると判定し、送信制
御回路４に対して送信可でなシ、これによシ送信不可と
なる。プロセッサＣＰＵ　８は、送信すべきフレームが
あると、ＤＭＡ転送開始命令をＬＳＩ　１に省き込むこ
とによｐ、ＬＳｌｌはＤＭＡ制御によシメインメモリ９
よシ送信フレームデークの受取シを行いデータ送信端子
ＴＸＤよシフレーム送信を開始する。この時、フレーム
送出開始終了識別回路３で、データ送受信用ＬＳ１１　
よシ送出されるデータのフレーム送出開始をフラグとは
異なったパターンの検出で知り、送信制御回路４に対し
てフレーム送信が開始されたことを通知し、回線空検出
回路６から送信可が出ている場合は、データ送受信用Ｌ
ＳＩ　１への送信クロック供給を続行させるとともに送
信バッファ２へのデータ１４人λ塾フレーム牛萌位僧で
あるフラグより開始させる。回線空検出回路６が回線送
信不可を出している場合は、送信待ちとなりデータ送受
信用ＬＳＩ　１への送信クロック供給を停止し、データ
送信端子ＴｘＤからの送信データを中断するとともに、
送信バッファ２へのデータ書込みを不可とする。

共用チャネルが・空”とな多回線空検出回路６がツファ
２へのデータ書込みをフレーム先頭位置であるフラグよ
シ開始させる。

以上は、プロセッサＣＰＵ　８の命令によシデータ送信
を開始する場合を説明したが、データ送受信用ＬＳＩ　
１がプロセッサＣＰＵ　８を介さず自律的に送出するフ
レーム（ＲＲフレーム等）の場合も、フレームをデータ
送出端子ＴｘＤから送信開始した後は、同様な手順を踏
む。

共用チャネルにフレーム送信中において、衝突検出回路
５においてはバスＢＩＪＲ、Ｂ　ＵＴに接続された各宅
内機器から送信される共用チャネル送信ビット（ＤＴ）
の論理積をとった複製ビット〔エコーω）ピット〕と送
信ビット（ＤＴ）との比較照合を行い一致したら正常送
信とし、不一致の時は衝突が生じたものとして送信バッ
ファ２及び送信制御回路４にンタフレームタイムフィル
と呼ぶ）を衝突直後から送信する。この時、データ送受
信用ＬＳＩ　１では衝突状態に関与せずデータ送信端子
ＴｘＤよυフレーム送信を続行させ、送信バッファ２に
書き込みを続行する。送信制御回路４は衝突検出回路５
からの衝突が起きたことの通知（ＣＯＤ）を受けとると
回線空検出回路６からの共用チャネルが空になったこと
による送信可が出るまで待機し、送信可が出ることによ
シ、送信バッファ２に対して再送が可能であることを指
示する。送信バッファ２ではこれによシ衝突の生じたフ
レームの先頭から再送を第１のセレクタ１０　（ＳＥＬ
’）のゲートを開くことにより開始する。再送フレーム
が再び衝突を起こすことが考えられるため、送信ノくツ
ファ２では、何回衝突が生じても再送をくシかえず構成
とじておシ詳細は後述する。

フレーム送出開始・終了識別回路６が、データ送受信用
ＬＳ１１からのフレーム送信終了を検出すると、送信バ
ッファ２へのデータ曹き込みを終了フラグまで書き込ん
で停止させる。また、共用チャネルへのデータ送信が正
常に終了するとチャネル空検出回路６では、カウンタ比
較値Ｘ１を＋１（第４図参照）シ、フレームを連続転送
する場合に、共用チャネルへのアクセス優先権を低くし
、アクセス待ちをしている他宅内機器のバスアクセス権
を相対的に高くする。連続フレーム転送を行わない場合
には、カウンタ比較値Ｘ□は−１して元の値にもどす。

以上第３図をもとにアクセス制御回路ＣＲＴ全体の動作
について概略を説明した。次に、本発明の特長の１つで
ある送信バッファ２について第５図および第６図を用い
て回路構成および動作概要について説明する。第５図は
送信バッファ２の一例の構成図であシ、第６図は第５図
を前提に記述されている送信バッファの動作フロー図で
ある。第５図に示す送信バッファ構成において、１４は
データをバッファする送信バッファメモリ（ＳＤＲＦＭ
　）であシ、書き込み時のアドレス制御を書き込みポイ
ンタ１７（ＩＰ；インポインタと呼ぶ）で行い、読み出
し時のアドレス制御を読み出しポインタ１９（□Ｐ；ア
ウトポインタと呼ぶ）で行う。送信バッファへの書込み
、読み出し動作は、完全に独立しておシ、データの回線
送出速度（Ｄチャネル速度は１６Ｋｂ／ｓ）時間内に１
つの書込みサイクルと読み出しサイクルを有する。書き
込み動作は、第５図に示すように、第５図のフレーム送
出開始・終了識別回路３がフレーム先頭を検出したら書
き込みを開始し、まず、書き込みポインタ１７のインポ
インタＩＰを＋１インクリメンタ２５で＋１　インクリ
メントする。

２゜結果ヵ１〜ッヶヤＡＩＡＴ　２０−ｃ読出しオイ７
２１９亭アウトポインタｏｐ値と等しい時には、バッフ
ァがオーバーフローした状態であシ上位のプロセッサＣ
ＰＵＢに対してエラー表示するとともに、書き込みを禁
止し、インポインタＩＰ、アウトポインタｏＰともその
値を初期設定する。ｒｐ　＋　ｏＰ（Ｉｐ＞ｏｐ）なら
ば、送信バッファメモリ１４のアウトポインタＩＰの示
すアドレスに１バイト分のデータを書込む。

書き込みは、第６図のフレーム送出開始・終了識別回路
３がフレーム送信終了検出し、終結フラグまで書き込ん
だら終了する。次に、読み出し動作は、第３図の衝突検
出回路５で衝突が検出された後、第３図の送信制御回路
４よシ再送可が送られてきたら開始する。衝突が起きず
フレームが正常に送信終了した時は、送信バッファ２が
該正常終了信号を第６図の送信制御回路４よシ受けとっ
たら送信バッファメモリ１４のインポインタＩＰの値を
読出しポインタ１９に書き込み、再送は行わず、第６図
のデータ送信受信用ＬＳＩからの次フレーム送信による
送信バラツブメモリ２の書き込み及び読み出しにそなえ
る。フレーム送信中に衝突が生じた時には、第６図の送
信制御回路４よシ共用チャネルが空になシ再送可能であ
る旨を受けたら、送信バッファ２の読み出しを開始する
。ここでまず、第５図の２２に示す送信バイト数カウン
タ（ＳＥＣ：　Ｓｅｎｄｉｎｇ　Ｂｉｔｓ　Ｃｏｕｎｔ
ｅｒ）　を０に初期設定する。

同−フレームに対して何回衝突が生じても再送可能とす
るために設けたものである。５ＢＣ２２の初期設定が済
んだら、５ＢＣ２２の設定値は＋１インクリメンタ２３
で＋１インクリメントとし、読出しポインタ１９のアウ
トポインタＯＰは、＋１インクリメンタ２４ｆ＋１イン
クリメントし、送信バッファメモリ１４よシ、読出しポ
インタ１９のアウトポインタＯＰが示すアドレスよシデ
ータを読み出し、回線に再送信する。この時、衝突が生
じるとただぢπ送信を停止するとともに、２１の加算部
（ＡＤＤ）等で読出しポインタ１９のアウトポインタｏ
ｐのイ直から５Ｂｃ２２の値を差し引いた値を読出しポ
インタ１９にアウトポインタｏｐとして書き込み、再送
開始アドレスに上記アウトポインタＯＰ値を設定し直し
、再び再送できる状態とする。衝突が起きずに送信バッ
ファ１４のインポインタＩＰと読出しポインタ１９のア
ウトポインタＯＰＱ値が等しくなったら、再送信フレー
ムの最終フラグ部（フラグ部の１ビツトでも含むバイト
データ）までを送出したことみ出しデータのうちチャネ
ルへの送信データは最終フラグまで送出する。

なお図において、１５．１５はレジスタ、１６ハパラレ
ル／シリアル変換回路、１８．２６はセレクタ、２１は
加算器、２６は６−１セレクタを示している。

第７図は、第５図の送出バッファ２の読、書きサイクル
のタイムチャートである。

発明の詳細な説明したように本発明は、一本のバス等にマルチポイ
ント接続される宅内機器の共用チャネルへのアクセス制
御を回路の固定したシングルポイントアクセス用の汎用
のデータ送受信用ＬＳＩと簡単な付加回路を用いて実現
できるようにしたものであシ、伝送制御手順機能を有す
るデータ送受信用ＬＳＩの外部制御装置が伝送制御手順
機能をほとんど持たずに、また、シングルポイント構成
を前提とした従来通シのデータ送信法を用いることでマ
ルチポイントアクセスが実現できる効果がある。本発明
による回路は、未だ実現されていなかつたｌ−３ＤＮユ
ーザ／網インタフエースにおけるマルチポイント構成で
共用される信号チャネルアクセスを実現可゛能としたも
のであシ、ユーザが宅内機器を自由に持ち運びできるポ
ータビリティ、１本の加入者線で、電話や非電話宅内機
器の同時通信等多彩なサービスを簡易なノ（ス構成で実
現できる利点がある。さらに将来、マルチポイントチク
セス・用データ送受用ＬＳＩの開発を行う上で、本発明
による回路は肩益な示唆を与えるという利点がある。

【図面の簡単な説明】

第１図は：本発明を実施したアクセス制御回路を内蔵す
る複数個の宅内装置を）くスにマルチ・ポイント接続し
た宅内施設の接続を示す図、第２図は、第１図のバスを
流れる信号の形式を示す図、第３図は本発明を実施した
アクセス制御回路の一例の接続図、第４図は共用チャネ
ル空き検出手順動作フロー図、第５図は本発明によるア
クセス制イクルのタイムチャートである。ＴＥ、〜ＴＥｉ・・・宅内機器、ＢＵＲ・・・受信バス
、ＢＵＴ・・・送信バス、ＮＴ・・・宅内制御装置、Ｌ
・・・加入者線、ＭＰＸ、ＭＰＸＴ−・・多重化回路、
ＤＭＰＸ、ＤＭＰＸ、Ｔ　・・・分離回路、１・・・デ
ータ送受信用ＬＳＩ、２・・・送信バッファ、６・・・
フレーム送出開始・終了識別回路、４・・・送信制御回
路、５・・・衝突検出回路、６・・・回線空検出回路、
７・・・Ｉ１０インタフェース回路、８・・・プロセッ
サ（ＣＰの、９・・・メインメモリ（ＭＭ）、１０・・
・第１のセレクタ（ＳＥＬｌ）、１１・・・第２のセレ
クタ（ＳＥＬ２）、１２・・・プロセッサ・バス、１３
・・・レジスタ（ＲＥＧｌ）、１４・・・送信バッファ
メモリ（ＳＤＲＦＭ）　、１５・・・レジスタ（ＲＥＧ
２　）、１６・・・パラレル／シリアル変換（Ｐ／Ｓ変
換）回路、１７・・・１き込みポインタ（ｒｐ　；イン
ポインタ）、１８・・・２−＋１セレクタ、１９・・・
読み出しポインタ（ＯＰ；アウトポインタ）、２０・・
・マツチャー（ＭＡＴ）、２１・・・加算器（ΔＺ）７
））、２２・・送信ノくイト数カウンタ（ＳＢＣ）、２
′５，２４．２５・・・＋１インクリメンタ−１２６・
・・５−１セレクタ。特許出願人　日本電信電話公社代理人弁理士　玉蟲久五部（外２名）

Claims

【特許請求の範囲】

宅内制御装置を介したバスに複数の宅内機器がマルチポ
イント接続され、該宅内機器全てが同期して宅内制御装
置とデータ送受を行いｈ内機器ｊ′が呼制御用情報やユ
ーザ情報の転送に利用する共用チャネルをアクセスする
際、宅内制御装置から共用チャネルの使用状態に関する
情報をもとに、アクセス制御を行う方式において、上記
各宅内機器は外部供給クロックに同期してフレーム送受
信ｔ　行つＩＩＤＬＣ（ハイレベルデータリンクコント
ロール）機能を有するシングルポイントアクセス用テー
タ送受信用ＬＳＩと、共用チャネル空検出回路と、衝突
検出回路と、フレーム送出開始・終了識別回路と、送信
バッファと、これら上記回路からの情報をもとに送信を
制御する送信制御回路とを具備し宅内機器がデータ送信
時に、該宅内機器の上記データ送受信用ＬＳＩが開始フ
ラグに続くデータフレームの先頭部（フラグとは異った
パターン；アドレス部）を送出したことを上記フレーム
送出開始・終了識別回路で検出した時に、上記共用チャ
ネル空検出回路で、空状態を検出して々い場合には、該
データ送受信用ＬＳＩへの送信用クロック供給をただち
に停止し、データ送信を待時させ、該待時状態で空状態
を検出した場合には上記送信用クロック供給をただちに
開始し、データフレームの先頭（開始フラグ）よシ共用
チャネルへの送信を開ψ始するとともに、該データ送受
信用ＬＳＩが送信するデータを同時に送信バッファに開
始フラグから省き込みを行うことにより、データ送信中
に競合によシ衝突が生じた場合のデータ消失を防ぎ、衝
突が生じたフレームに対しては、ただちに共用チャネル
へのデータ送出を中止するとともに、共用チャネルが空
きになった直後、上記送信ノ（ソファより自律的に該デ
ータフレームの再送を行うことを特徴とするマルチポイ
ント接続における宅内機器の共用チャネルアクセス制御
回路。