JPS6086607A - デ−タ・プロセスの順序制御方式 - Google Patents
デ−タ・プロセスの順序制御方式Info
- Publication number
- JPS6086607A JPS6086607A JP58194800A JP19480083A JPS6086607A JP S6086607 A JPS6086607 A JP S6086607A JP 58194800 A JP58194800 A JP 58194800A JP 19480083 A JP19480083 A JP 19480083A JP S6086607 A JPS6086607 A JP S6086607A
- Authority
- JP
- Japan
- Prior art keywords
- register
- output
- rom
- data
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/045—Program control other than numerical control, i.e. in sequence controllers or logic controllers using logic state machines, consisting only of a memory or a programmable logic device containing the logic for the controlled machine and in which the state of its outputs is dependent on the state of its inputs or part of its own output states, e.g. binary decision controllers, finite state controllers
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は各種電子回路システムにおＬＪるデータ・プロ
セスの順序制御方式に関す。
セスの順序制御方式に関す。
世）技術の背景
各種の電子回路システム、例えば電子交換システム、電
子計算機システム、各種機器の電子制御システム等にお
いて、夫々のシステＪ、が目的とする機能を発揮させる
ために、データ・プロセスの進行順序を正しく制御する
ことが必要である。
子計算機システム、各種機器の電子制御システム等にお
いて、夫々のシステＪ、が目的とする機能を発揮させる
ために、データ・プロセスの進行順序を正しく制御する
ことが必要である。
例えば第１図にブロック・ダイートダラムで示すファク
シミルの伝送システムにおいては、入力側端末機器ｌを
起動し挿入された原紙２の情報を、端局３を経て線路４
に送出完了するまでに下記のようにデータ・プロセスの
進行に伴い、状態データ、及び信号の送受が行われる。
シミルの伝送システムにおいては、入力側端末機器ｌを
起動し挿入された原紙２の情報を、端局３を経て線路４
に送出完了するまでに下記のようにデータ・プロセスの
進行に伴い、状態データ、及び信号の送受が行われる。
（１）端末機器１より端局３にスター１１計りが送られ
て端局が準備態勢に入る。
て端局が準備態勢に入る。
（２）端末機器１より同期信号が送られ端局３が同期状
態となるやその状態データが端末機器ｌに送られる。
態となるやその状態データが端末機器ｌに送られる。
（３）該状態データを受けて端末機器１より挿入された
原紙２の情報が送出される。
原紙２の情報が送出される。
（４）原紙２の情報送出が終了するやその状態データを
受Ｌ３て終了信号が送出される。
受Ｌ３て終了信号が送出される。
上記状態データ、及び信号の送受に住い受（１）端局５
、及び受信端末機器６にもプロセスの進行順序に応じる
状態データ、及び信号の送受がおこなわれる。
、及び受信端末機器６にもプロセスの進行順序に応じる
状態データ、及び信号の送受がおこなわれる。
このようにプロセス制御システムにあっては、プロセス
の進行順序に応じる夫々の状態を示す状態データを受け
て、はじめて次のプロセスに該当する信号が送られるこ
とによって、正しいプロセス制御がおこなわれるのであ
る。
の進行順序に応じる夫々の状態を示す状態データを受け
て、はじめて次のプロセスに該当する信号が送られるこ
とによって、正しいプロセス制御がおこなわれるのであ
る。
このためにａ・要とするプロセス順序１１ｉ１Ｊ御のた
めに、端局３．５内に例えばリード・オン・メモＩＪ
ＲＯＭを使用した制御回路が設りられる。
めに、端局３．５内に例えばリード・オン・メモＩＪ
ＲＯＭを使用した制御回路が設りられる。
（Ｃ）従来技術ｆ問題点
第２図は上記目的のために従来使用されているリード・
オン・メモリＲＯＭを使用した制御回路の１例をブロッ
ク・ダイヤグラムで示すもので、リード・オン・メモリ
ＲＯＭの出力をクロック・パルスＣＬＫで制御されるレ
ジスタＲＧでラッチして、該データをリード・オン・メ
モリＲＯＭのアドレス入力Ａ、Ｄとして使用するように
し、それまでの状態データと入力データＩＤとの組合せ
によって次の状態を決めるようにして、ｑ♂定の状態を
示すデータＳＤをデコーダＤＥＣで検出して制御信号Ｃ
３として使用するようにしたものである。
オン・メモリＲＯＭを使用した制御回路の１例をブロッ
ク・ダイヤグラムで示すもので、リード・オン・メモリ
ＲＯＭの出力をクロック・パルスＣＬＫで制御されるレ
ジスタＲＧでラッチして、該データをリード・オン・メ
モリＲＯＭのアドレス入力Ａ、Ｄとして使用するように
し、それまでの状態データと入力データＩＤとの組合せ
によって次の状態を決めるようにして、ｑ♂定の状態を
示すデータＳＤをデコーダＤＥＣで検出して制御信号Ｃ
３として使用するようにしたものである。
このような従来の回路構成では必要な制御信号を得るた
めに特定デ〜りの検出を行うデコーダＤＥＣが必要であ
り、又一度に複数ヒツトの制御信号が得難く、リード・
オン・メモリＲＯＭの出力中状態データＳＤとしてアド
レスに戻ずデータ数が制ｔｎ信号ＣＳになる分だ＆Ｊ少
なくなり、それだけ複雑な制御ができないこと−なる。
めに特定デ〜りの検出を行うデコーダＤＥＣが必要であ
り、又一度に複数ヒツトの制御信号が得難く、リード・
オン・メモリＲＯＭの出力中状態データＳＤとしてアド
レスに戻ずデータ数が制ｔｎ信号ＣＳになる分だ＆Ｊ少
なくなり、それだけ複雑な制御ができないこと−なる。
リード・オン・メモリＲＯＭの大容量化に伴い、その人
力アドレス・ビット数は増加の領向にあるが、出力デー
タ・ビット数は通常Ｉハイド（８ビツト）となっており
、特殊用途のものを除いて一般にリード・オン・メモ１
月？○Ｍの容量が増加しても増えることはない。
力アドレス・ビット数は増加の領向にあるが、出力デー
タ・ビット数は通常Ｉハイド（８ビツト）となっており
、特殊用途のものを除いて一般にリード・オン・メモ１
月？○Ｍの容量が増加しても増えることはない。
従って従来の回路構成では人力に戻−１るヒツト数は高
々８ビツトであり、２５６ （２Ｑ）８乗）の状態デー
タしか取り得す制御内容にも限界があった。
々８ビツトであり、２５６ （２Ｑ）８乗）の状態デー
タしか取り得す制御内容にも限界があった。
ｆｄ１発明の目的
本発明はデータ・プロセスの順序制御に使用されている
従来の回路構成の上記欠点を除去した新規な方式を提供
することを、その目的とするものである。
従来の回路構成の上記欠点を除去した新規な方式を提供
することを、その目的とするものである。
ｔｅ１発明の構成
上記目的は、リード・オン・メモリを使用してその出力
データを該メモリのアドレス入力に加えてデータ・プロ
セスの順序制御を行・）方式において、該メモリの出力
側にアドレス入力のためのレジスタと、順序制御作用の
ためのレジスタが設けられ、該２個のレジスタがクロッ
ク・パルスによって交互に動作されると共に、該パルス
が該メモリの入力側に出力切り換え信号としてイ」与さ
れるよう構成されてなる本発明の順序制御方式によって
達成される。
データを該メモリのアドレス入力に加えてデータ・プロ
セスの順序制御を行・）方式において、該メモリの出力
側にアドレス入力のためのレジスタと、順序制御作用の
ためのレジスタが設けられ、該２個のレジスタがクロッ
ク・パルスによって交互に動作されると共に、該パルス
が該メモリの入力側に出力切り換え信号としてイ」与さ
れるよう構成されてなる本発明の順序制御方式によって
達成される。
即ち本発明においては、大容量化によって増加するリー
ド・オン・メモリのアドレス入力の１部に出力切り換え
信号を付与し、該信号によって出力を切り換えることに
よって多数ビットの出力を得るようにして、等価的に状
態数を増加し°ζ制御内容を高度化すると共に、リート
・オン・メモリ自身にデコーダ機能を持たーｌて直接制
御に必要なデータを得るようになすことができる。
ド・オン・メモリのアドレス入力の１部に出力切り換え
信号を付与し、該信号によって出力を切り換えることに
よって多数ビットの出力を得るようにして、等価的に状
態数を増加し°ζ制御内容を高度化すると共に、リート
・オン・メモリ自身にデコーダ機能を持たーｌて直接制
御に必要なデータを得るようになすことができる。
（ｆ１発明の実施例 ′
以下第３図に示す実施例により、本発明の要旨を具体的
に説明する。企図／ｌ−通し］司−符号ＬＪ同一対象物
を示す。
に説明する。企図／ｌ−通し］司−符号ＬＪ同一対象物
を示す。
リード・オン・メモ１月ン○Ｍの出刃は、従来のように
制御信号ｃｓのためのものと、状態データＳＤのための
ものと区分されておらず、共に２個のレジスタＲＧＩ
、 ＲＧ２に導がれ′ζいる。該２個のレジスタＲＧＩ
、 ＲＧ２は論理回路ＲＯＣｌｉ経て出力切り換え信
号ｏｓｓの極性によって夫々に交互に付与されるクロッ
ク・パルスＣＬ Ｊ＜にょっ゛ζ交互に動作状態となり
、同期して人力＋Ｊ１．ｌ＋ ６；Ｚイ・Ｊ”５される
出力切り換え信号ＯＳＳによって、リ トオン・／％！
ＪＲＯ’Ｍの出力をレジスタＨＧＩ 、あるいはＲＧ２
のいづれかに記憶させ、Ｌ・ジスク１ｌＧ２の出力はリ
ード・オン・メモリＲＯＭのアルレスとしてフィードバ
ックされる。またレジスタＲＧ２には状態データと入力
データの組合せにより、必要な符号がリード・メン・メ
モリＲＯＭにより作成され記憶される。
制御信号ｃｓのためのものと、状態データＳＤのための
ものと区分されておらず、共に２個のレジスタＲＧＩ
、 ＲＧ２に導がれ′ζいる。該２個のレジスタＲＧＩ
、 ＲＧ２は論理回路ＲＯＣｌｉ経て出力切り換え信
号ｏｓｓの極性によって夫々に交互に付与されるクロッ
ク・パルスＣＬ Ｊ＜にょっ゛ζ交互に動作状態となり
、同期して人力＋Ｊ１．ｌ＋ ６；Ｚイ・Ｊ”５される
出力切り換え信号ＯＳＳによって、リ トオン・／％！
ＪＲＯ’Ｍの出力をレジスタＨＧＩ 、あるいはＲＧ２
のいづれかに記憶させ、Ｌ・ジスク１ｌＧ２の出力はリ
ード・オン・メモリＲＯＭのアルレスとしてフィードバ
ックされる。またレジスタＲＧ２には状態データと入力
データの組合せにより、必要な符号がリード・メン・メ
モリＲＯＭにより作成され記憶される。
（ｇ１発明の詳細
な説明のように本発明方式においては、使用されるリー
ド・オン・メモリの出力を交互にフルに制御信号のため
、あるいは状態データのために使用できること−なり、
簡易な構成で複雑な制御を可能とし、その工業的効果は
著しい。
ド・オン・メモリの出力を交互にフルに制御信号のため
、あるいは状態データのために使用できること−なり、
簡易な構成で複雑な制御を可能とし、その工業的効果は
著しい。
第１図はデータ・プロセスの順序制御方式を必要とする
１例としてファクシミルの伝送システムの構成をブロッ
ク・ダイヤグラムで示し、第２図は従来使用されている
り−Ｆ・オン・メモリＲＯＭによる順序制御方式の１例
をブロック・ダイヤグラムで示し、第３図は本発明の１
実施例を同様ブロック・ダイヤグラムで示すものである
。 図において、ＲＯＭはリード・オン・メモリ、ＲＧ、Ｒ
ＧＩおよびＲＧ２はレジスタ、ＩＤは入力データ、ＳＤ
は状態データ、八〇はアドレス入力、ＣＳは制御信号、
ＤＥＣはデコーダ、ＲＯＣは論理回路、ＯＳＳは出力切
り換え信号、ＣＬ、 Ｋはクチ１図 牛 ２ 閃 ４７） 峯 ３図 イθＣ
１例としてファクシミルの伝送システムの構成をブロッ
ク・ダイヤグラムで示し、第２図は従来使用されている
り−Ｆ・オン・メモリＲＯＭによる順序制御方式の１例
をブロック・ダイヤグラムで示し、第３図は本発明の１
実施例を同様ブロック・ダイヤグラムで示すものである
。 図において、ＲＯＭはリード・オン・メモリ、ＲＧ、Ｒ
ＧＩおよびＲＧ２はレジスタ、ＩＤは入力データ、ＳＤ
は状態データ、八〇はアドレス入力、ＣＳは制御信号、
ＤＥＣはデコーダ、ＲＯＣは論理回路、ＯＳＳは出力切
り換え信号、ＣＬ、 Ｋはクチ１図 牛 ２ 閃 ４７） 峯 ３図 イθＣ
Claims (1)
- リード・オン・メモリを使用してその出力データを該メ
モリのアドレス入力に加え°ＣＣデックプロセスの順序
制御を行う方式において、該メモリの出力側にアドレス
入力のためのレジスタと、順序制御作用のためのレジス
タが設けられ、該２個のレジスタがクロック・パルスに
よ５１．て交互に動作されると共に、該パルスが該メモ
リの入力側に出力切り換え信号として付与されるよう構
成されてなることを特徴とする各種電子回路システムに
おけるデータ・プロセスの順序制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194800A JPS6086607A (ja) | 1983-10-18 | 1983-10-18 | デ−タ・プロセスの順序制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194800A JPS6086607A (ja) | 1983-10-18 | 1983-10-18 | デ−タ・プロセスの順序制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6086607A true JPS6086607A (ja) | 1985-05-16 |
| JPH0430775B2 JPH0430775B2 (ja) | 1992-05-22 |
Family
ID=16330465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58194800A Granted JPS6086607A (ja) | 1983-10-18 | 1983-10-18 | デ−タ・プロセスの順序制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086607A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439897A (en) * | 1987-08-06 | 1989-02-10 | Canon Kk | Communication control unit |
-
1983
- 1983-10-18 JP JP58194800A patent/JPS6086607A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439897A (en) * | 1987-08-06 | 1989-02-10 | Canon Kk | Communication control unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430775B2 (ja) | 1992-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR890002330B1 (ko) | 멀티프로세서 시스템 | |
| EP0258872B1 (en) | Serial data transfer system | |
| GB1581836A (en) | Cpu-i/o bus interface for a data processing system | |
| US4047246A (en) | I/O bus transceiver for a data processing system | |
| JPH0531183B2 (ja) | ||
| US5128666A (en) | Protocol and apparatus for a control link between a control unit and several devices | |
| KR0174853B1 (ko) | 상대방 메모리를 이용한 두 프로세서간 비동기 직렬 통신 송/수신 장치 | |
| JPS6086607A (ja) | デ−タ・プロセスの順序制御方式 | |
| US6901529B2 (en) | Timer apparatus which can simultaneously control a plurality of timers | |
| JPH08316973A (ja) | 通信処理手段 | |
| US5823871A (en) | Interface control device for use with TV game equipment | |
| US4330842A (en) | Valid memory address pin elimination | |
| JP3488250B2 (ja) | シリアルデータ通信方式 | |
| GB1486362A (en) | Interface module for a digital data transmission system | |
| US20030126552A1 (en) | Dynamic parity inversion for I/O interconnects | |
| SU1434443A1 (ru) | Устройство пр мого доступа к пам ти | |
| SU1354191A1 (ru) | Микропрограммное устройство управлени | |
| SU1401470A1 (ru) | Устройство дл сопр жени ЭВМ с внешним устройством | |
| KR970007157Y1 (ko) | 시스템버스와 다수 병렬포트 사이의 인터페이스 장치 | |
| SU1267415A1 (ru) | Микропрограммное устройство управлени | |
| KR0118651Y1 (ko) | 피씨와 이미지 프로세서의 인터페이스장치 | |
| JPS6321938B2 (ja) | ||
| SU1191915A1 (ru) | Устройство дл сопр жени вычислительных машин в многопроцессорной вычислительной системе | |
| SU1280643A1 (ru) | Устройство дл сопр жени двух микро эвм с общей пам тью | |
| JPS6235950A (ja) | メモリ間のデ−タ転送方式 |