JPS608763A

JPS608763A - 自己診断回路

Info

Publication number: JPS608763A
Application number: JP58115962A
Authority: JP
Inventors: Akimitsu Tateishi; 立石　昭光
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-06-29
Filing date: 1983-06-29
Publication date: 1985-01-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の属する技術分野］この発明はカウンタ自己診断回路、特にパリティ予測回
路を設けた自己診断回路に関する。

［従来技術とその問題点］内部にカウンタを含む回路の場合、一般にテストパター
ンが長大になるが、近年の回路規模の増大と供に、回路
全体としてのテストは非現実的になってきている。この
場合、カウンタ部を分離してテストすることが考えられ
ているが、カウンタについては、従来機能検査が主で、
テスト効率を落す原因となっていた。

［発明の目的］本発明は、上述の点に鑑みなされたものであって、特に
カウンタのブロック分割化されたノくリティチェック装
置を提供することを目的とする。

［発明の概要］以下、本発明の概要を図面を用いて説明を行なう０第一図は、本発明のカウンタ診断装置の１セグメントを
ブロック図で示したものである。１のカウンタから２の
パリティ抽出回路により検出されたパリティは、３のパ
リティ予測回路、４の遅延回路を通った信号と比較され
るべく、５のＸＯＲを通り、ｄＵＴに出力表示される。

本発明では、このセグメントを数個用い、カウンタのテ
ストをセグメント単位で行なうのである。Ａは同期信号
であるっ［発明の効果］この方法によりカウンタの機能検査が行なわれカウンタ
部単独のテストが可能となシ、又故障カウンタ部の見当
をつけることができ、従来の予測ハリティ回路よシ少な
い段数で、テスト可能となる。

「発明の実施例］以下、本発明の一実施例を図面を用いて詳細に説明する
。第２図はカウンタ回路の一例を示す。

即ち、この装置は、クロックの印加にょリカウンタ動作
を行なう。もちろん、カウンタ回路は同図以外の多くの
構成が可能である。

第３図は本発明をセグメント分割せず、全カウンタ単位
で実施した例である。システムクロック（第１ビツト）
６、及び第２ピツト７、第３ビツト８、出力ビット（第
４ビット）９が１２のパリティ検出回路を通り、出力紗
１３よす出力される。パリティ検出回路はＸＯＲから成
り、各ビットの”１１の個数の偶奇によシ各々Ｎｏ　＠
　、　Ｈ１ｇが出力ｍ１３より出力される。Ｂはカウン
タ部を示す。

又、一方ビット出力線６，７，８．９により、１４のパ
リティ予測回路を通り１５の遅延回路を通って出力線１
６よ多出力された信号はパリティ１３と比較され、１７
のＸＯＲにより一致（正常）の場合″Ｏ１１不一致（異
常）の場合１１１がＯＵＴより出力される。

さらに表１は、パリティ予測回路の補足説明の為に用意
されたものであり、正常な８進カウンタの各ビット、パ
リティの値が示されている。ある時点の各ビットの値に
よシ、次のクロックパルスの入った瞬間の値は一意に定
まり、当然そのパリティ値は一意に定まυ、予測可能で
ある。その予測パリティをビット値から演算する回路の
設計は容易である。

以下余白表　１上記の考えに基づいて、２ビツトのパリティ予測回路、
３ビツトのパリティ予測回路を第４図、第５図に示す。

Ｃは第２ビツト、Ｄは予測パリティ、Ｅは第１ピツト（
システムクロック）、Ｆは第２ビツト、Ｇは第３ビツト
、Ｈは予測パリティを示す。又、１５の遅延回路は、予
測回路の出力を１クロック分遅延させる回路でフリップ
フロップから構成できる。

第６図は８進カウンタを本発明に基づいて、３ビツト部
と２ビツト部の２セグメントに分割して構成、実施した
例を示す。図中１８は３ビツト部セグメント、１９は２
ビツト部セグメントであり、遅延回路は各々システムク
ロック、第３ビツトで同期をとっておシ、それぞれのビ
ットチェックが終了した後、田のＯＲにより出力表示さ
れる。又、乙のＯＲの代わりに、デコーダを接続するこ
とにより故障部分の見当を付けることも可能である。特
にビット数の大きなカウンタの場合は段数及びノ（ター
ンの容易性から見ても、この様にセグメント単位で分割
チェックする方が、簡単であシ、設計の容易性において
も、すべてのカウンタは３ビツト、２ビツトの２種のセ
グメントに分割できる点から見ても有利であることは、
第３図と第６図を比較すれば理解できる。

【図面の簡単な説明】

第１図は本発明の概略を示すブロック図、第２図はカウ
ンタの一例を示す回路図、第３図は８進力ウンタ自己診
断回路の回路図、第４図は第６図に示す２ビット部パリ
ティ予測回路の回路図、第５図は第６図に示す３ビット
部パリティ予測回路の回路図、第６図は本発明の実施例
の回路図である。図において、１・・カウンタ、２・・・パリティ抽出回路、３・・パ
リティ予測回路、４・・・遅延回路。５・・、Ｘ０Ｊ１′・・・カウントパルス（システムクロック）、ｌ“
・・・リセット信号線、９・・・第４ビツト（出力）、１２・・・パリティ検出回路、１３・・・パリティ信号
線、１４・・・パリティ予測回路、１５・・・遅延回路
、１６・・・予測パリティ信号線、１７・・・ｘ６Ｒ。１８・・・３ビット部診断回路、１９・・・２ビット部診断回路、加・・・３ビット部パリティ予測回路（第５図）、２１
・・・同遅延回路（〜１５）、ｎ・・・２ビット部パリティ予測回路（第４図）、ｎ・
・・ＯＲ０代理人　弁理士　則　近　憲　佑（他１名）第　４　図Ｃ第　５　図 ’ＥＴ＆

Claims

【特許請求の範囲】

（１）パリティ抽出回路の設けられたカウンタと、別に
抽出されたパリティ予測回路とにおいて、パリティ信号
と予測されたパリティ信号とを比較することによシ、カ
ウンタ部の故障を診断する自己診断回路。
（２）上記において、特に多ビツトカウンタの場合複数
部分に分割ピ、部分ごとに予測パリティを発生する回路
を設け、実際のパリティと比較することを特徴とする特
許自己診断回路。