JPS608764A - テスト容易化論理回路 - Google Patents
テスト容易化論理回路Info
- Publication number
- JPS608764A JPS608764A JP58115964A JP11596483A JPS608764A JP S608764 A JPS608764 A JP S608764A JP 58115964 A JP58115964 A JP 58115964A JP 11596483 A JP11596483 A JP 11596483A JP S608764 A JPS608764 A JP S608764A
- Authority
- JP
- Japan
- Prior art keywords
- test
- scan
- inputs
- mode
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明はスキャンバス技法を利用したテスト容易化回
路に関する。
路に関する。
スキャンイン端子を有し、供給されるシステムクロック
が外部から制御でき、システムクロックとは別にスキャ
ン用クロックを用いるような構造をもつ状態記憶回路（
フリップフロップ・・・Ｆ／Ｆと略す）を用い、該Ｆ／
Ｆをシフトレジスタチェーンとなるように接続したテス
ト容易化回路のテストは従来、次のように３つに分けて
行われる。
が外部から制御でき、システムクロックとは別にスキャ
ン用クロックを用いるような構造をもつ状態記憶回路（
フリップフロップ・・・Ｆ／Ｆと略す）を用い、該Ｆ／
Ｆをシフトレジスタチェーンとなるように接続したテス
ト容易化回路のテストは従来、次のように３つに分けて
行われる。
■各Ｆ／Ｆを疑似的な入出力端子とみなした組合せ回路
部分のテスト。
部分のテスト。
■テストモードにおけるスキャンパス系のテスト。
■各Ｆ／Ｆに供給されるシステムクロック系のテスト。
このうち、■についてはアルゴリズム法や乱数法などに
より効率のよいテストパターンを得ることができ、■に
ついてはスキャン用クロックを駆動することによりシフ
トレジスタとして動作させれば容易に機能テストが行え
るが、■のシステムクロック系のテストは■でめられた
パターンにより間接的にテストできるのに留まる。
より効率のよいテストパターンを得ることができ、■に
ついてはスキャン用クロックを駆動することによりシフ
トレジスタとして動作させれば容易に機能テストが行え
るが、■のシステムクロック系のテストは■でめられた
パターンにより間接的にテストできるのに留まる。
しかも、■のテストは■、■に関する回路が正常である
前提で行うのであるから、テストの順序としては■、■
が■に先行することが望ましい。
前提で行うのであるから、テストの順序としては■、■
が■に先行することが望ましい。
第１図を用いて従来のシステムクロック系のテスト法を
説明する。システムクロックはすべて外部からコントロ
ールできるものとした場合、■で用いる任意のパターン
をすべてのＦ ／ ＦのＱ出力にスキャンインし、組合
せ回路部分に印加する。このとき各Ｆ／ＦにおけるＤ入
力の期待値をめ、これがスキャンインしたＱ出力の値と
異なれば、システムクロック系のテストパターンとして
採用する。つまり、スキャンイン後システムクロックを
与え、Ｄ入力ｋＱ出力へ移し、そのＱ出力金スキャンア
ウトすれはシステムクロックが正常に動作しているかど
うかがチェックできる。そこで通常は、■のパターンの
中からこの基準に従い、全Ｆ／Ｆのシステムクロックを
チェックできるだけのパターンを集め、組合せ部分のテ
ストに先立ちテストを行う。
説明する。システムクロックはすべて外部からコントロ
ールできるものとした場合、■で用いる任意のパターン
をすべてのＦ ／ ＦのＱ出力にスキャンインし、組合
せ回路部分に印加する。このとき各Ｆ／ＦにおけるＤ入
力の期待値をめ、これがスキャンインしたＱ出力の値と
異なれば、システムクロック系のテストパターンとして
採用する。つまり、スキャンイン後システムクロックを
与え、Ｄ入力ｋＱ出力へ移し、そのＱ出力金スキャンア
ウトすれはシステムクロックが正常に動作しているかど
うかがチェックできる。そこで通常は、■のパターンの
中からこの基準に従い、全Ｆ／Ｆのシステムクロックを
チェックできるだけのパターンを集め、組合せ部分のテ
ストに先立ちテストを行う。
このようにシステムクロック系のテストは、あくまで■
のパターンを利用した間接的なものであり、■によりす
べてのＦ／Ｆに供給されるシステムクロック系のテスト
を行えるとは限らない。また、アルゴリズム的にＦ／Ｆ
のシステムクロック系のテストパターンをめることも困
難である。
のパターンを利用した間接的なものであり、■によりす
べてのＦ／Ｆに供給されるシステムクロック系のテスト
を行えるとは限らない。また、アルゴリズム的にＦ／Ｆ
のシステムクロック系のテストパターンをめることも困
難である。
この発明は上述した従来回路の欠点を見服すべく改良し
たもので、小回路を各Ｆ／Ｆに付加することにより、シ
ステムクロック系のテストを２）で述べた■のパターン
とは独立に、かつ非常に少ないステップ数で容易に行え
ることを特徴とするテスト容易回路を提供することを目
的とする。
たもので、小回路を各Ｆ／Ｆに付加することにより、シ
ステムクロック系のテストを２）で述べた■のパターン
とは独立に、かつ非常に少ないステップ数で容易に行え
ることを特徴とするテスト容易回路を提供することを目
的とする。
本発明に従うテスト容易化回路は谷Ｆ／Ｆの０人力を外
部からのコントロール信号により、ｏｆだは１にセット
できることを待轍としている。このようｆこした場合、
２）で述べた■、■のテスト法は従来通りであるが、■
のシステムクロック系のテスト法が大幅に改善きれる。
部からのコントロール信号により、ｏｆだは１にセット
できることを待轍としている。このようｆこした場合、
２）で述べた■、■のテスト法は従来通りであるが、■
のシステムクロック系のテスト法が大幅に改善きれる。
テストの手順は次のようである。
Ｉ）テストモードにして全Ｆ／ＦのＤ入力を０″または
１にコントロールする一方、すべてのＩｉ” ／ Ｆの
Ｑ出力にコントロールされたＤ入力とは逆の値をスキャ
ンインする。
１にコントロールする一方、すべてのＩｉ” ／ Ｆの
Ｑ出力にコントロールされたＤ入力とは逆の値をスキャ
ンインする。
１１）正常モードにして外部からシステムクロックを入
力し、Ｄ入力をＱに移す。
力し、Ｄ入力をＱに移す。
１１１）再びテストモードにして、すべてのＦ／ＦのＱ
出力をスキャンアウトし、その値をコントロールされだ
Ｄ入力と比較する。違いがあれば、該当するＦ／Ｆのシ
ステムクロック系が故障していることを意味する。
出力をスキャンアウトし、その値をコントロールされだ
Ｄ入力と比較する。違いがあれば、該当するＦ／Ｆのシ
ステムクロック系が故障していることを意味する。
〔発明６効果〕
４）で説明したような回路を用いれば、システムクロッ
ク系のテストが１パターンで確実に行えるという著しい
効果がある。
ク系のテストが１パターンで確実に行えるという著しい
効果がある。
第２図は本発明に従うテスト容易化回路の実施例で、各
Ｆ／ＦのＤ入力は外部からのコントロール信号によりす
べて０に制御できるようになっている。テストモードで
コントロール信号ＣＮＴ、Ｌを１にすれば、各Ｆ／Ｆの
Ｄ′大入力すべてＯｖこなる。
Ｆ／ＦのＤ入力は外部からのコントロール信号によりす
べて０に制御できるようになっている。テストモードで
コントロール信号ＣＮＴ、Ｌを１にすれば、各Ｆ／Ｆの
Ｄ′大入力すべてＯｖこなる。
正常モードではＣＮＴ Ｌけ０とするのでＤ′にはＤと
等価な信号が入る。テストモードで次に、全Ｆ７Ｆ’を
シフトレジスタとして動作させ、テストクロックＴＣを
入力してスキャン入力端子ＳＩより１を書き込み、すべ
てのＱ出力を１にする。
等価な信号が入る。テストモードで次に、全Ｆ７Ｆ’を
シフトレジスタとして動作させ、テストクロックＴＣを
入力してスキャン入力端子ＳＩより１を書き込み、すべ
てのＱ出力を１にする。
この状態では、全Ｆ／Ｆ’のＤ′がＯ，Ｑが１となって
いる。そこで、今度は正常モードに切り換え（ＣＮＴＬ
は１のまま）、システムクロックＣを入力してＤ′をＱ
に押し出す。このとき、各Ｆ／ＦにクロックＣが正常に
供給されＦ ／ Ｆ自体も正常動作すれば、スキャンイ
ンにより魯き込まれた１はすべてＯに変わるはずである
。
いる。そこで、今度は正常モードに切り換え（ＣＮＴＬ
は１のまま）、システムクロックＣを入力してＤ′をＱ
に押し出す。このとき、各Ｆ／ＦにクロックＣが正常に
供給されＦ ／ Ｆ自体も正常動作すれば、スキャンイ
ンにより魯き込まれた１はすべてＯに変わるはずである
。
次に、再びテストモードにしてすべてのＦ／ＦのＱ出力
をスキャンアウトし、すべてＯであるか全訳べる。１が
あれば、該当するＦ’ ／ Ｆのシステムクロック系が
故障していることになる。
をスキャンアウトし、すべてＯであるか全訳べる。１が
あれば、該当するＦ’ ／ Ｆのシステムクロック系が
故障していることになる。
勿論、４３図のように外部からＤ′大入力１に制御でき
るようになっている場合は、上の例の逆を行えばよいし
、０と１に外部から制御できるＦ／Ｆが混在してもスキ
ャンイン時に逆の値を書き込む限り同様のテストが行え
る。さらに、付加回路は大きくなるが、テストモードで
外部から０と１の双方に制御可能なようにすれば、より
完全なテストが行える。また、Ｄ′大入力制御したのち
、これらをそのままスキャンアウトさせれば、付加した
ｆｌｉ！Ｉ ：’Ｉｊｌ系のテストが行えるのはいう徒
でもない。
るようになっている場合は、上の例の逆を行えばよいし
、０と１に外部から制御できるＦ／Ｆが混在してもスキ
ャンイン時に逆の値を書き込む限り同様のテストが行え
る。さらに、付加回路は大きくなるが、テストモードで
外部から０と１の双方に制御可能なようにすれば、より
完全なテストが行える。また、Ｄ′大入力制御したのち
、これらをそのままスキャンアウトさせれば、付加した
ｆｌｉ！Ｉ ：’Ｉｊｌ系のテストが行えるのはいう徒
でもない。
第１図は従来のスキャンパス技法ケ用いたテスト容易１
ヒ回路の回路図、第２図及び第３図は本発明に従う回路
図である。 図において、 １・・・Ｆ／Ｆのデータ入力端子Ｄ ２・・ｉｉ’ ／ Ｆのスキャン入力端子ＳＩ３・・・
Ｆ／ＦのシステムクロックＣ ４・・・Ｉｉ” ／ Ｆのテストク、ロックＴＣ５・・
・Ｆ／ＦのＱ出力 ６・・Ｆ／Ｆのデータ入力端子 ７・・コントロール信号。
ヒ回路の回路図、第２図及び第３図は本発明に従う回路
図である。 図において、 １・・・Ｆ／Ｆのデータ入力端子Ｄ ２・・ｉｉ’ ／ Ｆのスキャン入力端子ＳＩ３・・・
Ｆ／ＦのシステムクロックＣ ４・・・Ｉｉ” ／ Ｆのテストク、ロックＴＣ５・・
・Ｆ／ＦのＱ出力 ６・・Ｆ／Ｆのデータ入力端子 ７・・コントロール信号。
Claims (1)
- 多数の状態記憶回路をシフトレジスタチェーンに構成し
て、テストデータのスキャンイン／アウトを可能にした
論理回路において、各状態記憶回路のデータ入力を外部
から０または１に制御できることを特徴とするテスト容
易化論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115964A JPS608764A (ja) | 1983-06-29 | 1983-06-29 | テスト容易化論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115964A JPS608764A (ja) | 1983-06-29 | 1983-06-29 | テスト容易化論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS608764A true JPS608764A (ja) | 1985-01-17 |
Family
ID=14675493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115964A Pending JPS608764A (ja) | 1983-06-29 | 1983-06-29 | テスト容易化論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016025343A (ja) * | 2014-07-22 | 2016-02-08 | 華邦電子股▲ふん▼有限公司 | クロックツリー回路の故障保護手段を有する集積回路とその方法 |
-
1983
- 1983-06-29 JP JP58115964A patent/JPS608764A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016025343A (ja) * | 2014-07-22 | 2016-02-08 | 華邦電子股▲ふん▼有限公司 | クロックツリー回路の故障保護手段を有する集積回路とその方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10928445B2 (en) | Boundary scan and wrapper circuitry with state machine and multiplexers | |
| US10712387B2 (en) | First, second test domains and test mode select control circuitry | |
| US8324917B2 (en) | Logic applying serial test bits to scan paths in parallel | |
| US8468403B2 (en) | Data register control from TAP+ATC or discrete WSP signals | |
| US7284174B2 (en) | Enhanced JTAG interface | |
| JPS608764A (ja) | テスト容易化論理回路 | |
| JP2001507809A (ja) | コアのテスト制御 | |
| US7404129B2 (en) | TAP IR control with TAP/WSP or WSP DR control | |
| JPH0389178A (ja) | 半導体集積回路 | |
| JPS59191339A (ja) | テスト容易化回路 | |
| JP2002365333A (ja) | 半導体集積回路 |