JPS6089249A - マイクロワ−ド生成機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔本発明の技術的分野〕 本発明は、マイクロワードのシーケンスが各々のシステ
ム命令の実行を制御するのに用いられる、マイクロプロ
グラム式ディジタル・データ・プロセッサおよびディジ
タル・コンピュータのような、マイクロプログ５フ〜式
ディジタル・システｌ−において使用するマイクロワー
ド生成機構に関連する。 本発明は特に、主要回路部分がＬＳＩチップ上に形成さ
れているデータ・プロセッサおよびディジタル・コンピ
ュータにおいて有用である。 〔先行技術の説明〕 マイクロプロゲラ１１式ディジタル・コンピュータまた
はデータ・プロセッサに於ては、システム命令又はユー
ザのソフ１へウェア・プロゲラ１１がらｔＨＦらＪＬる
プロセッサ命令を実行するのに必要な内部プロセッサ制
御動作を与えるマイクロワー１・は内部制御記憶から読
出さＩＬる。マイクロワー］・は１回に１つずつ記憶装
置から読出されて制御レジスタにセラ］−される。各々
のマイクロワードは複数の２進ビツトから成り、その一
部分または全部は複数ビットの制御グループすなわち制
御フィールドに配列されることがある。制御レジスタは
データ・プロセッサにある各種のデータ・フロー・ゲー
トおよびデータ処理機構を制御する要素の制御点信号を
生じるデコーダ機能を駆動Ｊる。各々のマイクロワード
は１マイクロワード・サー（クルの間、データ・プロセ
ッサの内部動作を制御する。 通常は１つのプロセッサ命令を実行するのに数個のマイ
クロワードが必要である。あるプロセッサ命令は少数の
マイクロワードだけを心電・とするが、他のプロセッサ
命令にはその実行を完１′するのに多数のマイクロワー
ドを必要とするものがある。 現在、データ・プロセッサのマイクロ°ノード制御ユニ
ツ１一部分を含む主要な部分はＬＳＩデツプ上に組立て
られる傾向にある。総体的な［Ｊ的は単一のチップ上に
与えうるデータ処理機（ｆｌ”、の数を増加することで
あり、究極的な目標は単一・チップ上に完全なデータ・
プロセッサまたはディジタル・コンピュータを設けるこ
とである。現在、単一チップ上に最大数の回路をパック
する最良の技術はいわゆるＭ　ＯＳ　Ｆ　Ｅ　Ｔ技術で
ある。前記技術はチップ上に極めて高い回路密度を可能
にするが、残念なことにＭＯ３ＦＥＴ回路は、例えば、
いわゆるバイポーラＩＣ技術のような他のＩＣ技術によ
って組立てられた回路よりも動作速度がいくらか低い。 従って、ＭＯ８ＦＥＴ回路を使用するデータ処理機構の
動作速度を高める方法を発見することが望ましい。また
、たとえＭＯ８ＦＥＴ回路が高い回路密度を伴えても、
回路スペースを無駄にしないよう注意しなければならな
い。言い換えれば、チップ」二に要求される回路の総数
を減少する回路機構を与えることが望まいしことに変り
はなし１　。 〔本発明の（１■要〕 本発明によって、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ回路技術によっ
て容８に組立てられ、且つ現在入手しうる（全マイクロ
ワード・ビット容量が）同等の大きさのＭＯ８ＦＥＴマ
イクロワード生成機構によって与えられる動作速度より
もかなり高速の動作速度を一層えるすぐれたマイクロワ
ード生成機構が与えられる。これは、一般に、在来のラ
ンダム・アクセス制御記憶ユニットおよびそのアドレス
指定回路を複数のＰＬＡ（プログラマブル論理アレー０
に置換えたマイクロワード生成機構を与えることによっ
て達成され、特に、条件付き飛越しよｉよび条件付き分
岐型のプロセッサ命令の実行を、より効率的で迅速に処
理しうる先例のないＰ　Ｌ　Ａ　４９成を与えることに
よって達成される。大抵のユーザ・プログラムは相当な
数の分岐および飛越し命令を含んでいるから、通常、全
体の処理時間のかなりの節約が可能になる。 条件付き飛越しおよび分岐命令を実行するに当って、最
初（；少なくとも１つの条件標識信シーシを検査して特
定の条件が満たされているかどうかを決定する必要があ
る。それが満たされている場合、順次プロセッサ命令か
らの特定の飛越しまたは分岐が行なわれる。そうでない
場合には、飛越しまたは分岐は行なわれず、ユーザ・プ
ロゲラ１１の次の順次プロセッサ命令が実行さ扛る。 本発明に従って、この条件検査は大多数のマイクロワー
ドを生じる他のＰＬＡとは別個のＰ　ＬΔによって実行
される。この別個の条件検査ＰＬΔは、分既または非分
岐マイクロワード・シーケンスが生成されるかどうかを
決定するのに用いられる、簡単な「イエス」または「ノ
ー」の判断信号を生成する。これにはいくつかの利点が
あり、例えば、主要Ｐ　Ｌ　Ａ機構において必要とする
積線の数を減少させ、主要ＰＬＡ機構の大きさを縮小し
てその動作速度を改善するのに役立つ。同時に、条件検
査ＰＩ。への寸法は比較的小さく、その動作速度は非常
に速い。また、別個の条件検査Ｐ１−Δのアクセスは主
要ｐ　ｒ、へ機構の通′１；（の動作とオーバラップし
うるから、時間の一層のｎｉ１約が実現される。 また、本発明に従って、分岐および飛越し命令を実行す
るのに必要なマイクロワードを生成する更に別個のＰＬ
Ａを設けることによって、性能を一層すぐれたものにす
ることができる。この別個の分岐コードＰＬＡは分岐型
のプロセッサ命令のマイクロワード・シーケンスを供給
するが、主要Ｐ　ＬΔ機構は非分岐型プロセッサ命令の
マイクロワード・シーケンスを与える。この場合、条件
検査Ｐ　Ｌ　Ａからの判断信号は分岐コードＩ’ＬＡに
供給され、分岐コードＰＬＡによって生成されるマイク
ロワード・シーケンスの選択を制御する。この条件検査
Ｐ　Ｌ　Ａと分岐コードＰＬＡの組合せは、非分岐型の
システム命令を実行するためのマイタロワード・シーケ
ンスを与えているＰＩ、Δ構造の残りの部分と並行して
動作する非常に高速な径路を一ダえる。これは分岐マイ
クロワー１−の極めて高速な使用を可能にする。 本明細書で用いる用語「分岐型Ｊは、データ・プロセツ
リを次の順次プログラム命令以外の命令に行かせる、分
岐命令、飛越し命令おＪ、び他のどんな種類のプロクラ
ム命令をも含む化１占的な用語とし、て用いられている
。 〔詳細な説明〕 Ａ−ゲニブプロセッサ　７１図 第１図には各々のシステム命令の実行を制御するのにマ
イクロワードのシーケンスが用いられるマイクロプログ
ラム式ディジタル・システムＩＯの機能ブロック図が示
されている。このディジタル・システム】０はマイクロ
プログラム式ディジタル・コンピュータ即ちディジタル
・データ・プロセッサ（以下、単にプロセッサという）
である。 このプロセッサ１０は特にＬＳＩチップ上に組立てるの
に適合する。プロセッサ１０には、データ・フロー・ユ
ニツｈ１１．主記憶ユニツ１−１２、Ｉｌｏ　（入出力
）ユニツ１〜１３、制御ユニツ１−１４およびクロック
発生器１５が含まれる。データ・フロー・ユニツ１−１
１は時にはＣＰＵと呼ばれ、ΔＬＵ、各種のバー１−ウ
ェアのレジスタおよびカウンタ、局所記憶ユニット、な
らびにこれらを相互接続するバス・システムなどを含む
。データ・フロー・ユニット１１はユーザ・データの加
算、減算、再配列および他の処理を行ない、計算機のユ
ーザが要求する結果を生成するユニツ１〜である。 制御ユニット１４はデータ・フロー・ユニツ１−１１、
主記憶ユニット１２、Ｉ１０ユニツ１−１３の動作を、
これらのユニットに存在するに種の動作機構に供給され
る制御点信号によって制御する。 図面をｆＩｉ　ｍｔｓ化するため、そＩＬぞれのし゛ク
スタ・カウンタ等への制御点信号線の大部分の接続は図
示されていない。 多重導線のプロセッサ・バス１６はｉ：′−夕・フロー
・ユニット１１にある各種のレジξり、カウンタおよび
他の動作ユニットを相互接続するのに用いらＪしる。こ
こでは、このプロセッリ゛・バス１６は１６ビツ１−す
なわち１６の導線からなるバスであるものとし、それに
合わせて、ブ１１セッサ・バス１６に接続された各種の
レジスタ、１；よびカウンタは１６ビツ１〜のレジスタ
および力菅°ノン夕であるものとする。 データ・フロー・ユニツ１〜１１には命令レジスタ１７
、Ａレジスタ１８およびＢレジスタＩ９が含まれ、その
各々はプロセッサ・バス１６にその入力回路とその出力
回路がどちらも接続され、それに複数ビットの２進信号
を供給するどともに、それから複数ビットの２進信号を
受取る。Δレジスタ１８と、Ｂレジスタ１９はＡＬＵ２
０を駆動し、Ａ　１．、　Ｕ　２０の出力は１６ビツ１
〜のゲート回路２Ｉによってプロセッサ・バス１６に送
られる。 また、データ・フロー・ユニツ１へ１１には、命令アド
レス・カウンタ２２、命令アドレス・レジスタ２３およ
びデータ・アドレス・カウンタ２４が含まれ、こ汎らは
プロセッサ・バス１６に接続された主記憶ユニット１２
の記憶アドレスを与える。 命令アドレス・レジスタ２３は枚数ワード命令の場合に
有用である。その場合、命令の第１のワードのアドレス
は命令ア１−レス・レジスタ２３にロー１＜されて保管
されるが、命令アドレス・カウンタ２２は更新され、状
況によって命令の第２のワードまたは第２および第３の
ワー１くをアドレス指定する。第１のワー１〜には実行
さＪしる特定の命令を識別する命令コード・フィールド
が含まれている。 データ・フロー・ユニツ１−ＩＩには更に、局所記憶ユ
ニット２５、およびそれに関連するＬ　ＳへＲ（局所記
憶アドレス・レジスタ）２６ならびにＬＳＤＲ（局部記
憶データ・レジスタ）２７が含まれている。ＬＳＤＲ２
７はプロセッサ゛・バス１６に接続されて２進データを
プロセッサ・・バス１６から局所記憶ユニツ１〜２５へ
、またはその逆に転送するのに用いられる。局所記憶ユ
ニツ１へ２５には、各種の汎用レジスタが含まｊし、プ
ロセッサ１０がユーザ・プログラムを実行している間、
データ等を−＋＋、！的に記憶する。説明を１′ＩｉＩ
”；ｔ　’ｔヒ・１−るため、Ｌ　Ｓ　Ａ　Ｒ２５は制
御ユニツ１へ１４から局所記憶アドレスを受取るものと
する。 主記憶ユニット１２には主記憶機構２８、ＳＡ■マ（記
憶アドレス・レジスタ）２９およびＳＤＩ之（記憶デー
タ・レジスタ）３０が含まＡじＣいる。 ５ＡＲ２９はプロセッサ・バス１Ｇに接続され、命令ア
ドレス・カウンタ２２とデータ・アドレス・カウンタ２
４から記憶アドレスを受取る。Ｓ　Ｄ　１１３０もプロ
セッサ・バス１Ｇに接続さ」し、データ、命令等を主記
憶機構２８からプロセッサ・バス１６へ、またはその逆
に転送する。 Ｉ１０ユニツ１〜１３には、データ・プロセッサ。 工０に関連する各種の周辺ユニツ１〜に通じる■１０バ
ス３２に接続されているＩ１０駆動ユニット３１が含ま
Ｊしている。Ｉ１０駆動ユニツｊ〜３１はＩ１０レジス
タ３３によってプロセッサ・バス１６に接続されている
。Ｉ１０レジスタ３３はデータをＩ１０駆動ユニツ１−
３１からプロセッサ・バス１６へ、またはその逆に転送
するのに用いられている。 制御ユニツ１へ１４には、マイクロッ−１〜生成機構が
含まれ、各々のシステム命令ごとに、この場合は命令レ
ジスタ１７に存在するプロセッサ命令ごとにマイ、タロ
ワードのシーケンスを生成する。 これらのマイクロワードは第１図に示された各種の要素
の動作を制御する制御点信号を順次生成する。例えば、
個々の制御点信号線は制御ユニツ１−１４の出力からレ
ジスタおよびカウンタ１７．１８．１９．２２．２３．
２４．２７．２９．３０、および３３のロード制御端子
に通している。同様に、各種の他の制御点信号線が制御
ユニツ１〜１４の出力から各種のレジスタおよびカウン
タ１７．１８、１９．２１、２２、２３、２４、２７、
　：３０および３３の出力ゲート端子に通じている。こ
のように、適切な制御点信号線の苅を活性化することに
よって、レジスタの１つはそのデータをプロセッサ・バ
ス１６に出力することができ、もう１つのレジスタはプ
ロセッサ・バス１６に現わ］しるデータをそのレジスタ
自身」二〇−ドすることかできる。同じ制御目的で、更
に制御点信号線がΔＬＵ２０、ゲート回路２１およびＬ
Ｓ八へ　２．６１：１通じている。図面を簡略化するた
め、第１１”’ｌで、これらの制御点信号線の大部分は
図示され丈いない。例外として、制御点信号線３４が、
ｊ二ｊ３１！憶機構２８から取出されたプロセッサ命令
を命令レジスタ１７にロードするために、命令レジスタ
１７のロード制御端子に通じている。 プロセッサ１０によって実行される：ｔ−４１’・プロ
ゲラ１１は最初、Ｉ１０バス３２に接続された周辺装置
の１つから主記憶機＠’６２Ｂにロー１・さＪＬる。 この動作はＩ１０駆動ユニツ１〜３Ｊ、１１０レジスタ
３３、プロセッサ・バス１６およびＳ　ｒ、）　Ｒ３０
を介して行なわれる。その後、ユーザ・プログラムはユ
ーザ・プロゲラ１１を構成するそれぞれのシステム命令
またはプロセッサ命令を主記憶機構２８から順次に読取
ることによって実行される。 各々のプロセッサ命令は順番に５ＤＲ３０を介してプロ
セッサ・バス１６に転送され、次いて命令レジスタ】７
にロードされ、実行される特定のプロセッサ命令は複数
の導線からなるバス３５を介して制御ユニット１４て識
別される。 命令レジスタ１７にロー１くされたプロセッサ命令は、
例えば、局所記憶ユニツ１〜２５に（ｊ在する第１のオ
ペランドを主記憶機構２８の特定のアドレスに位置する
第２のオペランドに加え、その結果を局所記憶ユニツｔ
−２５に記憶することを要求することがある。このよう
な命令に応答して、制御ユニツ１−１４は適切な制御点
信号を活性化し、データ・フロー・ユニット１１は主記
憶機（５１２８から第２のオペランドを取出してそれを
Δレジスタ１８にロードする。次いで、制御ユニツ１〜
１４によって第１のオペランドは局所記′Ｉ意ユニツ１
−２５からＢレジスタ１９に転送される。ΔＬＩＪ２０
はＡレジスタ１８とＢレジスタ１９の内容を加えるよう
に命令される。加算の結果がＡ　Ｌ　Ｕ　２０の出力に
現わ汎ると、制御ユニット１４１１前記結果を局所記憶
ユニット２５に転送し記憶づる。現在の命令を終了させ
るため、制御ユニツＩ−１，／ｌによって次のプロセッ
サ命令が主記憶機構２８から取出され、命令レジスタ１
７にロードさ、１−う。 複数ワード命令の場合、命令レジスタｌ　’７にロード
されるのは第１のワードである。？ＪＪ＋Ｗされている
特定の命令に応じて、その命令の第２のワードおよび、
もし使用されれば、第３のワードはハレジスタ１８、Ｂ
レジスタ１９、チー・り・ア１−レス・カウンタ２４ま
たは局所記憶ユニソ１〜２５にある適切な汎用レジスタ
の中の少なくと１ノ１つにロードすることができる。 本発明は特に効率的かつ迅速な条件（・１き分岐および
条件付き飛越し型のプロセッサ命令に関連する。これ、
らの命令によってプロセッサ１０は、もし分岐または飛
越し命令によって指定さＡした特定の条件が満たされれ
ば、シーケンスを外れた命令に飛越し、または分岐する
。もし特定の条件が満たされなければ、プロセッサ１０
は単にユーザ・プログラムの次の順次命令の取出しおよ
び実行を継続する。これらの飛越しおよび分岐条件は通
常、ＡＬＵ２０によって実行さＪＬだ各種の算術および
論理演算の結果に関連する。一般的な前記条件のセラ１
−が第１表に示さ扛ている。そのいずＡしかが特定の飛
越しまたは分岐命令によって指定されることになる。 策上人 条件が満足されるかどうかを決定するためには。 ＡＬＵ２０によって実行された算術または論理演算によ
って生じた状態を表示するそれぞれの標識信号を与える
ことが必要である。第１表に示すように、これらの標識
信号はＥ、Ｃ，Ｏ，ＮおよびＺ信号である。Ｅ信号は「
偶数」標識であって、Ａ　Ｌ　Ｕ動作の結果が偶数であ
る（最下位ビットが０である）場合に１の値を得る。Ｃ
標識は「キャリ」標識であって、ＡＬＵ動作の結果が指
定されたオペランドの大きさの範囲内の符号なしの数と
して表示しえない場合に１の値を得る。０信号は「オー
バフロー」信号であって、ＡＬＵ動作の結果が指定さオ
したＡベランドの大きさの範囲内の符号つきの数として
表示しえない場合に１の値を′４１する。Ｎ信すは［負
Ｊの標識信号であって、ΔＦ、（Ｊ動作の結果が負数で
ある（最上位ヒラ１〜か１である）場合に１の値を得る
。２信号は「０」標識て、ΔＬＵ動作の結果が全０の場
合に１の値を得る。 −例として、第２のオペランドが算術的に第１のオペラ
ンドよりも小さいかどうかについての決定は、第１表に
示したＥＣ０ＮＺ標識の中の特定の標識を検査すること
によって行なわれろ。この場合には、検査されるのはＯ
（符号つき数オーバフロー）およびＮ（負）の標識であ
り、２−）の可能性が存在する。もしＯピッ１−がＯで
１１．１Ｎピツ１へが１であるか、またはＯビットが１
て且−）Ｎピッ１へがＯであれば、指定された条件は満
たされて分岐が行なわれる。この特定の検査の場合、他
の標識ビット、すなわちＥ、Ｃおよび２ピツｊ〜は無視
される。 第１表には、３ビツトの条件フィール１ヘヲ有する命令
フォーマットの場合に用いうる金貨条件コード値のセラ
１−が示さＪしている。第１表番コ示さＪした条件の半
分は正ＣＰ）タイプの条件″Ｃ，ｌ；、す、他の半分は
負（Ｎ）タイプの条件である。Ｐタイプは「条件飛越し
」および「条件分岐」命ぐ）に用いられる。Ｎタイプは
、「条件飛越し一否Ｗ１；Ｉ；よび「条件分岐−否定」
命令に用いらＪ＋、る、、二Ｊしら２つのタイプの命令
に対してそれぞれ異なった命令コードが用いられ制御ユ
ニツ１〜］、　４　Ｌｔこの相違から実行される特定の
タイプを決定する。第１表に示された「算術」条件は符
号つきの数に用いられ、「論理」条件は符号なしの数に
用いらｔシる。 考慮されている特定のデータ・プロセッサのアーキテク
チャによって、用語「飛越し」および「分岐」は全（同
一のガ、味を有することもあり、そうではないこともあ
る。相違は、もしあれば、シーケンスを外れた新しい命
令アドレスを計算する方法に関連する。例えば、第１図
のデータ・プロセッサにおいて、飛越し命令の飛越し先
７１−レスは、命令アドレス・カウンタ２２に存在する
現在の命令アドレスに増分値を加えることによって計算
されるものとする。他方１分岐命令の場合には、分岐先
のアドレスは命令アドレス・カウンタ２２に全く新しい
アドレス値をロードすることによって決定されるものと
する。このように、一般に、分岐命令は主記憶機構２８
のとのアドレスにも分岐しうるが、飛越し命令は現在の
命令アドレスの前後の比較的限られた距離にあるア１く
レスに飛越すことができる。 ＥＣ０ＮＺ標識の値はステータス・レジスタ３６の最上
位５ピッ１−・ステージに記憶されでいる。 各々の算術または論理演算がＡ　Ｌ　Ｕ　２０によって
完了した後、これらのステータス・レジ入り・ビットは
その演算の正しい標識値を反映づるように更新される。 ステータス・レジスタ３６に記憶されたｅＡ識値は複数
の導線からなるバス３７を介して制御ユニット１４で使
用可能になる５、飛越しまたは分岐が行なわれるべきか
どうかを決定するこれらの標識の検査は制御ユニツｌ−
１４て丈？１さ４ｔ。 る。ステータス・レジスタ３６のロード（、（制御点信
号線３８によって制御される。 代表的な例として、分岐型ブロセツザ令イ）はしばしば
比較型プロセッサ命令の後に続く。ぞの場合、まず比較
命令が命令レジスタ１７にロー１−される。制御ユニッ
１〜１４によって生じたマーｒタロワード・シーケンス
によって第１オペランドと第２オペラン１くの比較がな
さ４しる。この動ｆ１゛はハＬＵ２０が第２オペランド
から第１オペラン１、を引くことによって行なわれる。 そして、ステータス・レジスタ３６のＥＣ０ＮＺ標識が
この減算の結果を反映するようにセラ１〜さオしる。次
いて、分岐型プロセッサ命令が主記憶機構２８から取出
されて命令レジスタ１７にセットされる。そして、制御
ユニット１４はステータス・レジスタ３６から供給され
たＥＣ０ＮＺ標識信号の中の適切なものを検査し、分岐
型命令の条件フィールドによって指定された条件を満た
すかどうかを調べる。例えは、条件フィールドが「算術
的により小さい場合に分岐するＪ条件を指定するものと
する。この場合、もし第２オペランドが第１オペランド
よりも算術的に小さげＩＬば、分岐が行なわＪする。用
語「算術的Ｊは数の符号が考慮され、負数は正数よりも
小さいものとして処理されることを、育、味する。指定
された条イア１が満たされない場合、すなわち、１ｉＳ
２オペランドが算術的に第１オペランドよりも小さくな
い場合には、分岐は行なわＪしず、次の順次命令が主記
憶機構２８から取出され、命令レジスタＩ７にロードさ
れる・ ８、羽、ワラ、□よ、すＬ４大差１．Ω１□−１庄）〜
第２図には、第１図の制御ユニツ１〜１・１として用い
ることができる制御ユニツｈ　１４　ａの機能ブロック
図が示されており、本発明に従つ′Ｃ４１η築さノ］、
た、すぐれたマイクロワード生成機（１ηの第１の実施
例が含まれている。とりわけ、この制御ユニット１４８
にはシステム命令に応答するｌ）　Ｌ　Ａ装置が含まれ
ており、適切なマイクロワード・シーケンスを生成する
。システム命令は、この場合には、命令レジスタ１７に
１度に１つずつ存在するプロセッサ命令である。このＰ
ＬＡ装置市′は制御Ｉ）ＬＡ４０のような少なくとも１
つのｐ　＋−，Ａ　登含む。 この制御ＰＬＡ／１０は、かなりの数のＲ７（ツー１−
）線によって接続された入力ＡＮＤアレーｒおよび出力
ＯＲアレイを含む。 更に、ＰＬＡ装置には、シーケンス・カウンタ４１が含
まれており、一連の数値信号を制９１１　Ｐ　ＬＡ４０
に供給し命令レジスタ】７に存在するプロセッサ命令の
ためのマイクロワードのシーケンスを生成させる。この
シーケンス・カウンタ４Ｉは、例えば、複数ピッ１−２
進カウンタの形式をとって、複数ビットのバス４２を介
して、制御ＰＬＡ４０の入力ＡＮＤプレイの第２の入力
セラ１〜に、複数ビットの２進数信号を供給するもので
よい。命令レジスタ１７からの命令ピッ１〜は複数ビッ
トのバス３５を介して制御ＰＬＡ４０の入力ＡＮＤアレ
イ部分の第１の入力セットに供給される。 バス３５−１−の特定の命令コードおよびバス４２」二
の１．〒定のシーケンス・カラン１−に応答して、制御
ＰＴ−ハ４０はその出力に特定の複数ピッ１〜のマイク
ロワードを生成する。このマイクロワードは制御Ｐ　ｒ
−、ＡのＯＲアレイ部分から得らＪしる。シーケンス・
カウンタ４１を増分することによって、マイクロワード
が１つずつ制御１〕■、Δ４０の出力に呪われる。要す
るに、制御Ｐ　ＬΔ３４０はマイクロワードを「記憶」
し、一方、命令コード及びシーケンス・カラン１〜はマ
イク［Ｉワードを選択する「アドレス」を与える。実際
には、命令コードはベース・アドレスを、シーケンス・
カウンタは１組の変位アドレスを与え、その’ＪＷ定の
プロセッサ命令を実行するのに必要なマイクロワードの
シーケンスを選択する。 また、制御ユニット１４ａにはマイ））ロワード応答制
御回路が含まれており、第１図番コ、示すデータ・プロ
セッサ１０の動作を制御する。この制御回路には接散ビ
ットの制御レジスタ４３およびデコーダ４４が含まれる
。制御レジスタ４；３のピッ１〜数は単一マイクロワー
ドのピッ１へ数と同じである。制御ＰＬＡ４０の出力に
呪われるマ・ｒクロワードは、先行するマイクロワー１
（・サーｒクルの終りに制御レジスタ４３にロードされ
る。制御レジスタ４３に存在するマイクロワードはデニ
１−ダ４４を駆動し、デコーダ４４はその特定のマイク
ロワードに必要な特定の制御点信号を生成する。タロツ
ク発生器１５からのクロック信−号ｔＪテ゛コーダ４４
に供給される。 一般に、各々のマイクロワードには数個のコード化され
た複数ピッ１へ制御フィールドが含まれている。デコー
ダ４４はこれらのコード化フィールドをデコードし、適
切な個々の制御点も１シ３を生成する。マイクロワード
にある非コード化ピッ１〜、すなわちそれぞれが意味を
持っているピッＩ〜はデコーダ４４によって変更されず
に直接出力される。 クロック発生器Ｉ５は制御点信号が実際にデコーダ４４
の出力に現われる時点を決定するタロツク・パルスを供
給する。マイクロワード・サイクル当りのタロツク・パ
ルス数はデータ・プロセラ勺によって異なる。デコーダ
４４は一般に比較的多数の制御点出力線を有する。代表
的なデータ・プロセッサには、このような出力線が１０
０木以上ある。マイクロワード毎に比較的少数（例えば
１０数本あるいはそＡし以下）の出力線が活性化され、
その１．？定のマイクロワー１くに要求された制御活動
を生しる。 デコーダ４４によって生成された制御点４．１号の１つ
は線４５を介して制御レジスタ４３のローディングを調
時するように供給される。別の制御点信号は制御点信号
線３４を介して命令レジスタ１７のローディングおよび
シーケンス・カウンタ４１のリセッティングを制御する
ように供給される。 更に、別の制御点信号は線４６を介してシーケンス・カ
ウンタ４１の増分入力端子に供給さＪＬ、、マイクロワ
ード・ザイクルごとに１カウントの１直だけシーケンス
・カウンタ４１のカラン１を増分する。タイミングは、
特定のマイクロワー１・が制御レジスタ４３にロードさ
れた直後に、シーり″リンスカウンタ４Ｊが１だけ増分
されて制御１’ＬＡ４０で次のマイクロワードを生成さ
せる様

【５決められる。この様に、制御ＰＬΔ４０は命
令レジスタ１７に存在する所与のプロセッサ命令に女、
１してマイクロワー１〜のシーケンスを生成する。シー
ツＪ゛ンスにある最後のマイクロワードによって制御ノ
、′−信号線３４は活性化されて次の命令を命令レジス
タ１７にロードし、シーケンス・カウンタ／Ｉ　Ｉ　ｌ
：ｌ最初の開始カラン１−にリセッ１−される。この間
始カウン１−は、説明の都合に、０であるものとする。 制御ユニツｈ　］、　４　ａには更に、条件標識回路が
含まれており、プロセッサの算術および論理演算の結果
が特定のタイプの条件を満たすがどうかを表示する標識
信号を供給する。この条件ｃ１゛１識回路は複数の導線
からなるバス３７を含み、ステータス・レジスタ３６か
ら制御ユニツｈ　１４　ａにＥ、Ｃ，０，ＮおよびＺの
標識（ｆｉ号を供給する。 制御ユニツｈ　ｌ　４　ａにはまた、条件句き分岐型プ
ロセッサ命令の条件フィールドに応答する分岐判断ＰＬ
Ａ４７が含まノシテおり、Ｅ、Ｃ，Ｏ，ＮおよびＺの標
識信号の中の適切な単数または複数の標識信号を検査す
るとともに、もし前記命令の条件フィール１−によって
指定された条件が満たさＪしるならば、分岐型のマイク
ロワードのシーケンスを生成させる。この分岐判断Ｐ　
Ｌ　Ａ　４７はバス３７を介してステータス・レジスタ
３６がらＥ、Ｃ，Ｏ，ＮおよびＺの標識信号を受取り、
また主バス３５および分岐バス４８（主バス３５の導線
の一部分を含んでいてもよい）を介して、命令レジスタ
１７から命令ピッ１〜の一部分（全部である必要はない
）を受取る。分岐判断ｐ　ｒ、Δ／Ｉ７に供給さＪした
命令ピッ１〜には、検査さオしる特定の条件を識別する
条件コード・フィールドに加えて、分岐命令の型および
その極性（正タイプが負タイプか）を決定するのに必要
なピッ１へだけがきまれでいればよい。いくつかのプロ
セッサ命令せツトにおいては、命令ピッ１）の総数より
も少ンノ・いピッ１、数で十分である。 バス３７上の標識ピッ１〜及びバス４８１−の命令ビッ
トは分岐判断ＰＬＡ４７の入力ＡＮＩ）アレイ部分の異
なる入力セラ１−に供給さｈる。この分岐判ＰＬＡ４７
は単一の出力線４９だけを右する。 命令の断条件コード・フィールドによ−）−ｃ指定され
た条件が、ステータス・レジスタ３〔；からのＥＣ０Ｎ
Ｚ標識信号の中の適切な１っ又１ｊ複数の標識信号によ
って満足される場合には、出力線４９は活性化され、庁
定的な判断信号がその線−１−に生成される。例えば、
もし条件のタイプがＰ、条件コードがｒｌｏｌであって
、Ｏ及びＮの標識ピッｉ・が夫々０及びＩの値を有する
ならば、分１１ｊＱ判断ＰＬＡ４７の入力ＡＮＤアレイ
はその中のｑ１′定の導線を活性化し、それによってＯ
Ｒアレーｒの出力線４０を活性化する。ここで簡略化の
為、分岐型の命令が１種類だけあって、第１表には可能
性のある検査条件がすべて示さＡしているものとすれば
、分岐判断ＰＬΔ４７は合計１６本の導線及び１本のＯ
Ｒアレイ出力線を有し、第１表に示された夫々の条件ご
とに異なる導線がある。単一のＯＲアレイ出力線は、導
線の各々に接続されるので、第１図に示さｊした条件の
どれかがタイプ及び条件コード・ビットによって指定さ
れ、適切な標識ビン１〜によって満足される時はいっで
も活性化される。 第２図の実施例では、判断’ｆＤ号の−Ｑｊ、−・の出
力線４９は制御Ｐ　Ｌ、　Ａ　４．０に接続され、制御
Ｐ　Ｌ　Ａ　／１０は、分岐型の命令が命令レジスタ１
７に存在し旧つ指定さｉシた条件が満たされていること
を示す１′？定判断信号を分岐判断ＰＬＡ４７が生成し
ているとき、分岐型のマイクロワーワ・シーケンスを生
成する。この１１ｉ′定分岐マイクロワード・シーリン
スによってデータ・プロセッサはシーケンスを外れたプ
ロセッサ命令に分岐する。分岐先のアドレスは分岐型命
令中に含まれているか、または分岐型命令によって間接
的に指定される。分岐判断の出力線４９上の信号がＩ〒
定判断信号ではない（条件が満たされない）場合には、
制＠１＋　ｐ　ｌ　Ａ　４０は甲、に次の順次プログラ
ム命令を主記１意機構２８から取出す非分岐マイクロワ
ード・シーケンスを生成する。 別個の分岐判断ＰＬＡ４７を使用する利点は、それを使
用しない場合に、制御ＰＬＡ／ｌｏの内部で条１′Ｉ：
検査を行なうに必要とさ４しるυ目＋１１の数をかなり
節約できることである。制御Ｐ　ＬΔ４０の内部で条件
検査を行なう場合には各々のツ）ｌ岐型命令のためのマ
イクロコードは可能性のある条イ′１検査ごとに重複し
て設けておく必要がある。しかし、別個の分岐判断ＰＬ
Ａ４７の使用によ−ＩＣ１このマイクロコードの重複は
回避さＡし、制御１〕１．八１１０【よ任意のＩｊ、え
らｈだ分岐命令に苅し゛（−組の導線だけがあればよい
。同時に、分岐判…１１）　１．Δ４７は非常に小さく
且つ極めて高速なＦ〕１．Δである。 従って、他のすべての構成が等しい湯治、条件検査が別
個の１）ｒ−Δで行なわれると、チンーノ′面積の節約
および平均動作速度の増加が得ら、１１．る。 Ｃ，ｆｌｉｉ梗日三ツ１〜の第２実施例（第３図）第３
図には、第１図の制御ユニツ１〜１４として使用可能な
別の制御ユニット１４ｂの内部構造の機能ブロック図が
示されており、本発明に従って構築されたすぐれたマイ
クロワード生成機構の第２の実施例が含まれている。第
２図に示されたものと同し構成要素は同じ参照数字を用
いて第３図に示されている。 第３図において、基本制御Ｐ■−Δ５０は非分岐型プロ
セッサ命令のためのマイクロワード・シーケンスを生成
し、分岐コードＰＬＡ５１は分岐型プロセッサ命令のた
めのマイクロワード・シーケンスを生成する。この分岐
コードＰＬＡ５］は分岐判断ＰＩ、Δ４７の甲、−の出
力線４９に現われる判断信号に応答して、「イエス」分
岐または「ノー」分岐のマイクロワード・シーケンスの
どちらが生成されるべきかを決定する。また、分岐コー
ドＰＬΔ５１は命令ヒツト線５２を介して命令レジスタ
１７の少なくとも１つのビットに応答して、飛越し命令
と分岐命令を識別する。これは飛越し命令の要求したマ
イクロワード・シーケンスが分岐命令の要求したマイク
ロワード・シーケンスといくらか異なる場合に必要であ
る。両方の型の命令に同じマイクロワード・シーケンス
が用いられる場合には、命令ビット風５２は省略できる
。命令ピッ１−線５２が必要な場合、飛越し命令と分岐
命令の相違を見分けるのに必要な数のピッ１〜線だけが
用いられる。 また、分岐コードＰＬＡ５１はシーケンス・カウンタ５
３から供給さＪＬる２進数信号に応省する。 このシーケンス・カウンタ５３は線５４を介してデコー
タ４４から供給される制御点信しによって各々の分岐型
マイクロワード・シーケンスの最初にＯにリセツ１〜さ
れる。シーケンス・カウンタ５３は線５５を介して供給
される制御点信号によって分岐型シーケンスの各マイク
ロワード・ザイクルの間に１カウントだけ増分される。 このように、分岐判断の出力線４９および命令ピッｌ−
線５２の任意の与えられた条件のセットに対して、シー
ケンス・カウンタ５３は複数回増分され、所望のマイク
ロワードのシーケンスを分岐コードＰ　Ｌ　Ａ　５１の
出力に生成する。 飛越し型命令が第１の種類のマイクロワード・シーケン
スを必要とし、分岐型命令が第２の種類のマイクロワー
ド・シーケンスを必要とする場合を想定すると、分岐コ
ー＋：　ｐ　ＬΔ５１は３種類の異なるマイクロワード
・シーケンスを含む。第２のマイクロワード・シーケン
スは指定された条件が満たされたときの飛越し命令の場
合である。第２のマイクロワード・シーケンスは指定さ
れた条件が満たされたときの分岐命令の場合である。第
３のマイクロワード・シーケンスは条件が満たされなか
ったときの飛越しまたは分岐命令のどちらかの場合であ
る。第３のマイクロワード・シーケンスは単に、次の順
次プロクラ１１命令を主記憶機構２８から取出して、命
令レジスタ１７にロードするだけである。 ゲート群５６および５７はマルチプレクサとして働き、
制御レジスタ４３が主制御Ｐ　Ｌ、Δ５０または分岐コ
ードＰＬＡ５］のどちらか一方からマイクロワードを受
取ることを可能にする。非分岐型プロセッサ命令を実行
している間、ゲート群５７は制御点信号線５８を介して
活性化され、主制御Ｐ　Ｌ　Ａ　５０からのマイクロワ
ードが制御レジスタ４３に供給されるのを可能にする。 これに対して、分岐型プロセッサ命令を実行している間
、ゲート群５６は制御点信号線５９を介して活性化され
、分岐コードＰＬＡ５１によって生成されたマイクロワ
ードを制御レジスタ４３に供給ずろことができる。 ゲート群５６または５７を選択するため、各々のマイク
ロワードにはストローブ・フィールドが与えられる。デ
コーダ４４はそれをみ−Ｃ１次のマイクロワードが主制
御ＰＬＡ５０から選択される場合は制御点信号線５８を
活性化し、次のマイクロワードが分岐コードＰＬＡ５１
から選択される場合は、代りに制御点信号線５９を活性
化する。 分岐型命令が命令レジスタ１７にロードされると、その
存在は主制御ＰＬＡ５０によって認識され、それによっ
て生じたマイクロワードのストローブ・フィールドは次
のマイクロワードを分岐コードＰＬＡ５１から選択する
ことをデコーダ４４に命じる。分岐コードＰ　Ｌ　Ａ　
５１によって生成されたストローブ・フィールドおよび
マイクロワー１−は、最後の分岐コード・マイクロワー
ドに達するまで、分岐コード・マイクロワードを選択す
ることをデコーダ４４に指示し続ける。この最後の分岐
コード・マイクロワードのストローブ・フィールドは次
のマイクロワー１〜を主制御Ｐ　Ｌ　Ａ　５０から選択
することをデコーダ４４に指示する。命令レジスタ１７
にロードされた次の命令が非分岐型命令であるものとす
ると、前記命令に関して生成された各々のマイクロワー
ドのストローブ・フィール１くは次のマイクロワードに
対して主制御１）１．、ハ５０を選択し続りることをデ
コーダ４４に指示することになる。 分岐型のマイクロワード・シーケンスのために別個の分
岐コードＰＬＡ５１を使用する利点は。 それによって、より大きく且ついくらか遅い主制御ＰＬ
Δ５０に並列に高速な経路がｌｊ、えらＪＬることであ
る。この点に関して、分岐コーｌ：’　Ｉ’　１．　Ａ
　５１は相対的に小さく、従って相対的に短かいアクセ
ス時間を有する。多くの異なるユーザ・プログラムにお
いて分岐型命令はかなり＠繁に生じるから、分岐コード
ＰＬΔ５１によって−伴えらＪした並列高速経路は一般
に、平均命令実行速度を増大させる。 第４Ａ図および第４Ｂ図には、第１図の制御ユニット１
４として使用可能な制御ユニツｈ　Ｉ　４　ｃの内部構
造の機能ブロック図が示されており、本発明に従って構
築されたすぐれたマイク■リード生成機構の第３の実施
例が含まれている。この実施例においては、プロセッサ
のクロック発生器Ｊ５ａ（第４Ｂ図）は第５図に示され
た△相およびｒ３相のタロツク信号を生成する。これら
のタロツク信号はどちらも同じ周波数であって、同じ、
波形を持っており、異なっているのは相ηにｉｊｒ間的
に変位していることである。Ａクロックの１１−パルス
はＢクロックの正パルスとオーバラップしない。 第５図に示された非オーバラツプ部分の長さは説明のた
め誇張して示されている。正パルスはクロック信号のア
クティブな期間を表わす。 第６図は第４Ａ図および第４Ｂ図の制御ユニット１４ｃ
の代表的な動作を説明するのに用いられるタイミング図
であり、ときどき制御ユニツ１〜１４０の説明に関連し
て参照される。正のＡおよびＢクロック・パルスの発生
時間は第６図の２行目、すなわち「タロツク」の行に示
さｊしている。図面を簡略化するため、これらのパルス
間のわずかの時間ギャップは第６図には示さ４していな
い。第６図に示さＡした各々のクロック・パルス間隔は
１つのマイクロワード・サイクルに相当し、その間、特
定のマイクロワードが第１図のデータ・プロセッサを制
御している。 第６図の命令Ｎは、条件が満たされた場合の「条件飛越
しＪプロセッサ命令の例を表わす。第６図に部分的に示
されている先行命令Ｎ−１は。 これも第６図に部分的に示されている後続の命令Ｎ＋］
と同じように、非分岐型命令を表わ°才。第６図の最上
部の行のサイクル番号によって示されているように、命
令Ｎの実行には１２のマイクロワード・サイクルを必要
とし、従って１２のマイクロワードが用いられる。 第４Ａ図および第４Ｂ図のすぐれたマｒクロワード生成
機構には命令レジスタ１７にある各々のプロセッサ命令
に応答する初期ＰＬＡ機構が含まれており、プロセッサ
命令の実行に必ツｚな初期マイクロワードを与える。こ
の初期ｐ　ｒ−Ａ　１％構には第１サイクルＰ　Ｌ　Ａ
　６０と第２サイクル１）１．八６Ｊが含まれている。 第１サイクルＰＬ△に（１は各々のプロセッサ命令の実
行に必要な最初のマイクロワードだけを生成する。この
マイクロワードは「ＩＰ」マイクロワードとして識別さ
れ、第６１（１の３行目、すなわち［アクティブＭＷ（
マイクロワード）」行に表示されているように、命令Ｎ
およびＮ＋１のマイクロワード・シーケンスの最初のマ
イクロワードである。 第２サイクルＰＬＡ６１は各々のプロセッサ命令に必要
な２番目のマイクロワードだけを生成する。このマイク
ロワードは「２Ｐ」マイクロワードとして識別さＪしる
。 また、第４Δ図および第４Ｂ図の制御ユニットには、各
々の非分岐型プロセッサ命令に応答する複数の追加のＰ
ＬＡ機構が含まれており、非分岐型命令を実行するのに
必要なマイクロワードの残余の部分を与える。これらの
追加のＰＬＡ機構にはＡデコードＰ　Ｌ　Ａ　６２、Ｂ
デコードＰＬＡ６３、ＣデコードＰ　Ｌ、　Ａ　６４お
よびＤデコードＰ　Ｌ　Ａ　６５が含まれている。それ
らの出力マイクロワードはそれぞれＡＰ、＋３．Ｐ、Ｃ
ＰおよびＤＰマイクロワー１−とじて識別される。こ九
らのハ、Ｂ、ＣおよびＤデコ〜＋：　ｐ　ｒ、Ａ６２〜
６５からのマイクロワードは反復するΔ−Ｂ−Ｃ−Ｄシ
ーケンスで用いられ、第１図のデータ・プロセッサをｆ
ｌｉ制御する。 従って、任意のＩｊ、えられた非分岐型プロセッサ命令
のマイクロワード・シーケンスはｌ−２−Ａ−Ｂ−Ｃ−
Ｄ−Ａ−Ｂ−Ｃ−Ｄ、、、である。ただし、１および２
は第１および第２サイクルＰ　Ｌ　Ａ、　６０および６
１によって生成さ扛たマイクロワー　１・を表わす。 第１および第２サイクルＰＬＡ６０よ旨１：び６１は比
較的小さく且つ高速動作するＰＬ△でノうっで、命令レ
ジスタ１７にあるプロセッサ命令によって直接駆動され
る。これによって各々の命令のための最初の２つのマイ
クロワードは極めて迅速に生成される。こ汎によって他
のＰ　Ｌ　Ａ、　６２〜に５が、所与の非分ρφ型プロ
セッサ命令のための残りのマイクロワードの生成を開始
するのに、より多くの時間が与えられる。 デコー１＜’　Ｐ　Ｌ　Ａ　Ｇ　２〜６５の′ｔ５１の
人力セラ１〜はエンコードＰ■、Δ６Ｇおよびレジスタ
に７によってＭｌ＃３シて駆動される。エンコードＩ’
　Ｉ、八〇〇はぞの出力バス６８上に複数ピッ１−の命
で１詭別ｆ、１号を生成し、その識別信号はバス３５」
二のプロセッサ命令よりも少ないピッ１−数を右する。 それにもかかわらず、この識別（５号は実行される命令
を−・意的に識別する６ デコードＰＬＡ６２〜６５の第２の人力セラ１〜はシー
ケンス・カウンタ６９によって生成された複数ピッ１−
のカウント信号によって駆動さＪしる。 最後の２つのデコー１〜Ｐ　Ｌ、　Ａ　Ｇ　４および６
５に対するシーケンス・カランミル信号はレジスタ７ｏ
から供給さ４しる。こ扛は、異なるデコードＰＬＡ使６
２〜６５のオーバラップされた動作を考慮してタイミン
グを調節するためにｆ”ｊなわれる。 本実施例において、第１および第２す、イクルＹ）Ｌへ
６０および６１ならびにデコードＩ）ＬＡＧ２〜６５は
タロツク・パルスによって制御されるいわゆるダイナミ
ック１）１．八である。ここでは、各々のＰ　Ｌ　Ａは
オーバラップしない４個のクロック・パルスＣ１、Ｃ２
、Ｃ３およびＣ７Ｉのセットをｆ受用して、各々の有効
出力ピッ１〜・パターンを生成する。第６図【「ダイナ
ミックＩ’　１．　Ａ内部夕ｒミング」のパターンによ
って示さ、１１．でいるように、連続する各ダイナミッ
クＰ　Ｌへ６０〜６５のためのＣＩ　−Ｃ２−Ｃ３−Ｃ
／ｌクロック・パルス・セットは１マイクロワード・サ
イクルだけ互いにオフセラ１〜され、そＪＬによって２
番［１のｒｌ　＋、八６Ｉに対するＣ１パルスは、最初
のＰＬＡ６０に対するＣ２パルスに一致し、３番目のＩ
）　Ｌ　Ａ　６２に文ＪするＣ１パルスは、２番目のＰ
ＬＡ６］に、２ＪするＣ２パルスに一致する。以下同様
である。１このように、ダイナミックＰ１．．Ａ６０〜
６５の内ｔ４Ｂ動作は時間的にオフセットされるがオー
バラップされる。 各々のダイナミックＰＬＡの出方はその（’、／Ｉ内部
クロツタの期間を通じて有効である。 ダイナミックＰＬＡ６Ｃ１〜６５に苅づるに１へＣ４内
部クロック・パルスはダイナミック１°ｒ、Ａクロック
論理ユニット７ＩのｒＰＬＡ、７ｒ＋ツク」出力から得
られる。ダ・ｒナミックＰＬ、ＡりＬＪラック理ユニッ
ト７１の内部構造は、例えは１，１がｉ’ｌ　ｌ’（ｉ
　５８−２７１２８号にかなり詳絹に説明さＪしている
。 エンコードＰ１．八〇Ｇもダイナミック１）１．Δでよ
いが、木切４１１１７！；ては説明を簡略化するため、
スタティックＰＬＡであるものとする。 第４Δ図および第４Ｂ図においてブ［１セツザ１０の動
作を制御するマイクロワード応答制御回路には制御レジ
スタおよびデコーダが２七ノド含まれている。「Ａ」セ
ラ１−はマスタ・スレーブ制御レジスタ（Ａ、−Ｌ１制
御レジスタ７２およびΔ−Ｌ２制御レジスタ７３）なら
びにＡデコーダ７４を含み、［ＢＪＩ！ッ１〜はマスタ
・スレーブ制御レジスタ（Ｂ−ＬＩ制御レジスタ７５　
Ｊ′；よび１３−１．２１１ｉ１１御レジスタ７６）な
らびにＢデコーダ７７を含む。 制御レジスタ７２および７３のローディングはそれぞ］
しクロック発生Ｈ：１１５７１からのΔおよびＢクロッ
ク・パルスによって制御されるが、制御レジスタ７５お
よび７Ｇのローティングはそ、！１．ぞれ■３およびΔ
クロック・パルスによって制御される。 こうして、各々のセラ１への最初のレジスタ７２および
７５は交番的にロー　ドされる。 ＡおよびＢデコーダ７／Ｉおよび７７の出力をインタリ
ーフ゛するために、へデコータ゛７４に苅してはΔゲー
Ｉ−装置７８が設けらＡし、１３デコーダ７７に苅して
はＢグー１〜装ｒｉ７９が改番づらＪしている。 Ａグー１〜装置７８はＡクロック・パルスによ−）で信
号を通過するように付勢さＪしるが、１３ゲー１−７９
はＢクロック・パルスによすて信号を通過するように（
＝Ｊ勢される。このようにして、ΔデニＪ−ダ７４およ
びＢデコーダ７７はΔ−Ｂ　−Ａ　−１３と交互に制御
点信号をｌｊえる。Ａデコーダ７４かＩ゛、の制御点信
号線の多くは１３デコーダ７７か１？、の７シ、１応す
る制御点信号線とＯ，１％結合され、それにｊ：　＝＋
で、第１図のデータ・プロセッサに才言プる一コＳ−リ
１−の多くは制御点信号をＡまたはＢクロック相の間に
受取ることができる。 第１サイクルＰＬＡ６０、Ａデコードｌ’　１．　Ａ　
６２およびＣデコードＩ）Ｌ　Ａ　６４はマイツノ【１
リ−１−を１回に１つずっΔ−Ｌ１制御レジスし゛／２
にＯＬ給する。各々のマイクロワードは次々にＡ１，２
制御レジスタ７３に転送さＩしてΔデコーダ７４を駆動
し、出力制御点信号を生成する。二の信号はΔクロック
相の間にへゲー１〜装置７８にＪ、　７．＋で送り出さ
Ｊしる。第２ザーｒクルＰ　ＬΔ６】、Ｈ７コードＰＬ
Δ６３およびＬ）デコードｌ−’　Ｌ　Ａ　Ｇ　５’ｂ
同様に、ただし時間的にインタリーブされで、−′イク
ロワードを１回に１つずつＢ−Ｌ　＋制御」・ン人タフ
５に供給する。各々のマイクロワードは次々にＢ−Ｌ２
制御レジスタ７Ｇに転送されてＢデコーダ７７を駆動し
、出方制御魚信すを生成する。この信号はＢクロック相
の間にＩ３ゲー１〜装置７９によって送り出さＪＬる。 各々のマイクロワードは複数のビットの２進−ノードで
あって、いくっがの制御フ・ｒ−ルドに細分されている
。これらの制御フィールドの１つはｒＰＬΔ出力刈出力
−ブ」フーｒ−ルトと呼ばＪし、それがデコーダにＩｊ
えられると、いわゆる「１）ＬＡ出カストローブ」を生
成するのに用いら４しる。 いくつかの制御、、＋、、　（−℃線の中の４１°定の
豚が活性化される。アクティブなＰＬＡ出カ刈−ローブ
は次のマイクロワードを関連制御レジスタに供給するこ
とになっているＰ　Ｌ　Ａを選択する。Δデコーダ７４
から（１）　ｒ）　ｒ、、Δ出カスト［Ｊ−ブはｌ’　
Ｉ−Ａ　Ｇ　０１６２およびＧ４の中がらΔ−１，１制
セ１１ルジスタ７２に次のマイクロワードを倶才０′す
る１゛■、八をｊ巽釈する。第１サイクルＰ１−Δ６ｏ
は任影、のυえＩＦ＞ｉシたプロセッサ命令に必要な最
初のマーｒタロワー１−だけを供給するように選択さＪ
Ｌる３、その後、ｌ＼−Ｌ、　］制御レジスタ７２に苅
するマイクロワ　トはデコード１〕■、Δ６２および６
４から交υに取出される。Δデコーダ７４によって生成
さＪしたＩ’Ｌ八出へストローブはＳｌ、ＳΔおよびＳ
　Ｃとして識別され、それぞｈ　Ｐ　Ｌ　Ａ出力ゲー１
〜群、Ｊ蜀１わちグー１〜装置８０．８＋および８２の
中の関連するゲート装置は供給さ４しる。こＪしらのゲ
ート装置８０〜８２の名々は特定のＩ）　Ｉ＝　Ａ出カ
スＩ−ｒｊ−ブによって同時に付５）される複数のゲー
ト；’）’　”Ｊ　ＩＩＩ、る。 付勢された特定のグー１〜装置は関連する１・１．への
出力に現われているマイクロワードを共３１０の複数導
線からなるＰ［、Ａ出力バス８３を介しＣ八−Ｌ１制御
レジスタ７２の人力に供給する。 同様に、Ｂデコーダ７７によって生成さＡしたＰＬＡ出
カスト［１−ブＳ２、Ｓ　１３およびＳ　ＩＪ　４；ｉ
　Ｐ　ＬＡ６Ｊ、６３およびＧ５の中から１３−Ｌ＋制
御レジスタ７５に次のマイクロワードをＯＬ給ずニア）
ｐ　＋−７Δを選択する。これらのＰ　ＬΔ出カスｊ−
ローブＳ２、ＳＢおよびＳＤはｊｃしぞれ、１）ｒ−Ａ
　出ＪＪ　グー１〜群、すなわちグー１〜装置８４．８
．５；ＩＪ：び８６の巾の関連するグー１−装置に供給
される。ｉ２ザイクルＰＬＡ６１へのｓ２ス］−ローブ
線は任意の与えられたプロセッサ命令に対する２番目の
マイクロワードだけを与えるように活性化される。その
後、Ｂ−Ｌ　１制御レジスタ７５への残余のマイクロワ
ードはデコー＋：　ｌ）　１．、Δ６３オンよび６５が
ら交互に取出さ４しる。これらのマイクロツー１〜はノ
（通の複数導線からなるＹ）Ｌハ出刃バス８７を介して
Ｂ−Ｌ　１制御レジスタ７５に供給される。 前述のような種々のマイクロワードの多重化の結果、各
・夕の非分岐型プロセッサ命令に刺し、種々のＰＬΔ６
０〜６５がら得られるマイクロワードのシーケンスは １．２、Δ、１３、ｃ、ｌ）、ハ、１３、Ｃ２１）、Δ
、Ｂ１９．。 のようになる。このシーケンス中の数字才９よび文字は
ソースとなるＩ）Ｌ　Ａを表わす７．第Ｊ、Ｉ；よび第
２サイクルＰ［、Δ６ｏおよび６１は第１および第２の
マイクロワードだけを供給する。任意のケえられた非分
岐型プロセッサ命令に苅する残りのマイクロワードはそ
の特定のブＵセッリ命・ａの実行に必要な数だ（ノブコ
ードＰＬ、ＡＧ２−　〔ｊりがらＡ、１３、Ｃ，Ｄの順
に取出される。第１おＪ、び第２す・イクルＰＬΔ６０
よ；よび６１は分岐型プロセッサ命令の！り合にも用い
らＪしる。 Ｂデコーダ７７からの１ｌｔｊ制御点ｆａ号パルスε；
０に、上ってユーンコート’　ｒｌ　Ｌ　Ａ出力レジス
タＧ７がロードされ、シーケンス・カウンタ６９むよび
イ、］Ｌに関連するレジスタ７０が０にリセットさ」し
る。このＳＯパルスは］Ｊ２／ｉ：実行中のブロセッリ
命令に、シ４するマイクロワード・シーケンスの未１こ
が’　３　ａ目のマイクロツードによって１成されろ。 シーケンス・カウンタ６っはＰＬ、へ出カスト１」−ブ
・パルスＳＴ′３によ−）　てＡ、１３、Ｃ＃−；、Ｊ
：び１）ノ゛、′、ｒりＬ１ワードのレッ１−ごとに１
回増ｊ）さ］しる。］ジータンスカウンタ６９のバッフ
ァとしてト功＜レジスタ７０はＰ［、Ａ出カストローブ
・パルス３；（゛にょってＡ、Ｂ、Ｃおよび■〕のンー
ｒクロヮー１のセラ１−ごとに１回ロードされる。 ダイナミック１）１．ΔりＵツク論理ユ−ツト７１はＳ
Ｏ制御点信号、種々のＰＬΔ出カストＣＪ−ブＳ１、Ｓ
２、ＳΔ、Ａ　Ｉ３、ｓｃおよびＳ　ｌ）ならびにクロ
ック発生：！：　Ｉ　５　ａがらのハＪ３よび１うクロ
ック・パルスによって駆動さ４しる。ｌ’ｌｌＪ　ｆｉ
Ｌ！特シ′１出願の明細店・に記述され′Ｃいるように
、こＪしらの種々のパルスは、ダイナミックＰＴ、へ〇
　＋）〜６５の各々に対しｊ育切なｃｌ・〜に１内ごｊ
；り［」ツタ・パルスのセラ１−を生成するのに必要が
勺［カ、′Ｊ、情報を右する。 づ）岐型ブロヒッリ゛命令を実ｆｊＡるため、第４Δ図
および第４Ｂ図の制御ユニットに（Ｊ更に、各々の分岐
型プロセッサ命令に応省する分岐判断１’　ｌ。 八８８が含まれており、バス３７を介してステータス・
レジスタ３Ｇがら倶４′台さＪｌ、たｊ、’、　ＣＯＮ
　’１条イ′１標記／１７：；の少メＪくとＪ）Ｉっを
依清゛する。分岐型命令の条１′［コード・フィールド
によって指定された条１′１が；ｌｚまたされた場合、
１！定（３℃が分岐判断ｒ）Ｌへ８８の出方線８９上に
発生される。指定された条件が満たされない場合には、
出方線８　ｉ）　−Ｊ−の偕リレベルは否定的判１１１
ｉを表示する、。 分岐型（１令ホ１１５には更に、出力むｉｊ　８　’３
．１：、の庁定判断信号に応答する分岐コードＰ　Ｌ　
Ａ　（３ｆ；措が含まれてＪ３す、庁定判ＩすＮｏ″；
３を生成した分１１噛型命令をブこ行するのに必要な残
りのマイクロワード！ｒＯ（給する。この分岐コードＰ
Ｌ、Ａ　Ｑ　Ｍηには分岐二、＋　−１４ＰＬＡ９０、
シーケンス・カウンタ９１　、ｔｒ　Ｊびバッファ・レ
ジスタ９２が含まＪしている。バッフ）′・レジスタ９
２は分岐判１す１ＰＬＡ８８から出力線８９を介して判
断前号を受取り、士た実ｆ−１３さ４（る分岐型命令の
′１１′定のタイプを識別するの（−１力な数の命令レ
ジスタ・ピッ１−を受取る。バノノ−〕′・［ノジ人り
９２の内容ど、シーケンス・カウンタ９１によって生成
された複数ピッｊ・のカランＩｉ、ｉυどに応答して、
３）岐コードＰＬ　Ａ　９０はそのとき命令レジスタ１
７に（７在する分岐型命令を実ｆｉするのに必要な残り
のマイクロワードを生成する。各々の分岐型命令に苅す
る最初の２つのマイタロワードは第１および第２ザイク
ルＰ　ＬΔＧＯによびに１によってうえられる。 不実／Ｊ１！例において、分岐コードＰＬΔ９０は実際
には１回に２つのマイクロワードを生成する。 その１つは「ＪＬ」マイクロワードと呼ばれてΔクロッ
ク相の間に使用され、他の１つはｒＪ　ＢＪマイクロワ
ードと呼ば九で次の後続するＢクロック相の間に使用さ
汎る。Ｊ　Ｂマイクロワードの適切な時間遅延はそＪし
をバッファ・レジスタ９４にロードすることによって１
＋１られる。装−１〜％置９５および９６は′Ｃ，ｌシ
Ｃ７１シ、Ａ−１−４１制御レジノ、タフ２およびＢ　
−１，１制御レジスタ７５Ｊ−＼のＪＬおよびＪ　Ｉｔ
マイクロワードの供精を制御する。Δデコーダ７４によ
って生成さＪした１］（、ハ出カストローブ・パルスＳ
ＪΔによってΔクロック相の間、ＪΔマイクロワードの
ゲート装置９５が（＝Ｊ勢され。 ＪＢマイクロワードのバッファ・レジスタ９４がロード
される。１うア°コーダ７７によって生成されたＰＬΔ
出カストローブ・パルスＳ　Ｊ　ＢによってＢクロック
相の間、ＪＢマイクロワー１〜のグー１−装置９６がイ
ーＪ勢・さ］Ｌる。 本実施的において、分岐判断１）■７Δ８８および分岐
コードＰ［、Δ９０の各々は比較的小さいスタティック
ＰＬΔである。各々のＰＬＡＩＪ比較的高速であり且つ
非常に短かいアクセス・タイツ、を右する。従って、ダ
イナミックＰＬＡで、ちり旧つ非分岐型命令のマイクロ
ワードを生成するデコードＰ　Ｌ、Δ６２へ・６５と比
較して、分岐コードｌ’ＬＡ９０は極めて迅速にマイク
ロワードを生成することができる。 第６図において、命令Ｎは分岐型命令を表わす。 すべての命令について云えることであるが、先行する命
令の最後の２つのマイクロワードはそれぞＪＬ、第１お
よび第２す゛イクルＰ　Ｌ　Ａ　６　ｏおＪ、び６１に
対するＳｌおよびＳ２ストローブ・パルスを生成する。 先行する命令Ｎ−１の間のある切間の時点で、次の命令
、すなわち分岐命令Ｎが命令レジスタＩ７にロードさ汎
ている。従って、ＳｌおよびＳ２出カス１ヘローブの発
生時点までに、第１および第２サイクルＰＬＡ６０およ
び６１は、次の命令Ｎが分岐型命令であるという事実を
認識して、分岐型命令に対する適切な第１および第２の
マイクロワードを生成できるようになイ）、、同時に、
分岐判断ＰＬＡ８８もこの分岐型命令の条件フィールド
に応答し、ステータス・レジスタ３ＧからのＥＣ０ＮＺ
標識の中の少なくとも１つの適切な標識を検査して、そ
の出力線８９上に適切な判断信号を生成できるようにな
っている。 命令Ｎ−１のサイクル１７におけるＳ１ストローブ・パ
ルスの発生によって次の３つの動作が行なわ汎る。第１
に、第１ナイクルＰ　ＬΔ小出力グー１〜装置８０がｒ
Ｊ勢さＪし、分岐型命令を実行するだめの最初のマイク
ロワードがバー１，１制御レジスタ７２にイＩ（給され
る。第２に、バッファ・レジスタ９２がロードさＡし、
分岐コートＩ）　ＬΔ９０を駆動する。第３に、シーケ
ンス・カウンタ９１がＯカラン１〜状態１こリセツｌ〜
される。これは分岐コードＰ　Ｌ　Ａのアクセスを開始
する。第６図のｒ　１３　ＣＰ（分岐コードＰＬＡ）ア
クセス」行に示すように、分岐コードＰＬＡ９０のアク
セス（ＡＣＣ）は最後のマイクロワード・サイクル、ず
なわち命令Ｎ−１のサイクル１８の間に行なわれる。分
岐コードｐＬＡ９０のアクセス時間はｑｔ−マイクロワ
ード・サイクルの期間よりもいくらか短かい。 従って、命令Ｎの最初のマイクロワード・サイクルにお
いて、分岐コードＰＬＡ９０は有効な出力を発生してい
る。これは第６図のｒ　Ｂ　ＣＰ出力」行にｒＶＡＬ　
ＩＤＪとして表示さｈでいる。 所で、第１サイクルＰＬＡｆ３０からのマイクロワード
はＡ　−Ｌ　２制御レジスタ７３にロードされており、
こＪルは命命Ｎ−１のサイクル１８の間に生じる。 従って、分岐命令Ｎのサイクル１の間にハゲ−１〜装匝
７８がイ１勢さ九ると、Ａグー１−装置７８の出力に現
れる制御点信号をＡデコーダ７４に生成させるのは、第
１サイクルＰＬＡ６０からのマイクロワードＩＰである
。これらの制御魚信すの１つはＳＪＡストローブ・パル
スであって、このパルスは分岐コーＦ　ｌ〕Ｌ　Ａ　９
０からΔ−Ｌ１制御レジスタ７２に、最初のＪＡマイク
ロワードを供給する様に分岐コードｐ　■、　Ａ出力の
ゲート装置９５を付勢する。この同じＳＪＡパルスはＪ
Ｂマイクロワードをバッファ・レジスタ９４にロードす
る。 この命令Ｎの同じサイクル１の間、第２ザイクルＰＬＡ
６１からのマイクロワード２ＰはＢ　−Ｌ２制御レジス
タ７６にロードさ１しる。このマイクロワード２ＰはＢ
ゲート装置７９がイ１勢されると後続するＢクロック相
の間アクティブになる。これは命令Ｎのサイクル２の間
に生じる。このマイクロワード２ＰはＳＪＢス１ヘロー
ブ・パルスを生成し、このパルスはＪＢバッファ・レジ
スタ出力のグー１〜装置９６をイ］勢し、最初のＪ　１
３マイクロワードをＢ−Ｌ］制御レジスタ７５に転送す
る。 また、この５Ｊ１３ストローブ・パルスによってシーケ
ンス・カウンタ９１は増分され１分岐コードＰ　Ｌ　Ａ
　９０は次のＪＡおよびＪＩ３マイクロワー１〜の苅の
アクセスを開始する。 命令Ｎのサイクル３の間に最初のＪＡマイクロワードが
アクティブになると、もう１つのＳＪΔストローブ・パ
ルスが生成さＪＬ、第２のＪＡマイクロワードをＡ−Ｌ
、１制御レジスタ７２に転送する。同様に、命令Ｎのサ
イクル４の間に最初のＪＢマイクロワードがアクティブ
になると、もう１つのＳＪＢストローブ・パルスが生成
さり、第２のＪ１３マイクロワードをＢ−Ｌ　１制御レ
ジスタ７５に転送する。このように、ＪＡおよび、Ｊ［
３マイクロワー１−は命令Ｎのサイクル１１に達するま
で追加のＪＡおよびＪＢマイクロワードを選択し続ける
。サイクルＪ１はこの特定の例では最後のサイクルの前
のサイクルであるから、この＋＋Ｓ点でアクティブにな
るＪＡマイクロワー１・のス１へローブ・）・ｒ−ルド
は、代りにＳ１ストローブ・パルスを生成するようにコ
ード化され、第１サイクルＰＬＡ６０を選択する。同様
に、命令Ｎのザｆクル１２の間にアクティブになるＪＢ
マイクし【ワードはＳ２ストローブ・パルスを生成する
ようにコード化さｔＬ、第２サイクルＰＬＡ６１を選択
・ｊ−る１、このようにして、次のプロセッサ命令Ｎ＋
１のためのマイクロワード生成動イ１がＵＦＪ始される
。。 命令Ｎの勺イクル１０の間アクティブＣあるｊＢマイク
ロワードは、ＳＪＢストローブ・パルスを生成するのに
加えて、ＳＯ再始動パルスをし生成する。このＳＯ再始
動パルスは次の命令Ｎト１に備えて非分岐命令機構、特
にエンコードＰＬＡ出力のレジスタ６７、シルケンス・
カウンタ６９およびその出力のレジスタ７０に供給され
る。 第４Ａ図および第４Ｂ図に示された制御ユニット１４ｃ
の回路のすべては、なるべく単一のチップ上に形成され
るのがよい。分岐型命令に必要なマイクロワードの大部
分を生成する分岐判断Ｐ　ＬＡ、８８および分岐コード
ＰＬＡ９０の使用は、さもなけ汎ばデコー１−’　Ｐ　
Ｌ　Ａ　６２〜６５に必要とされるチップのスペースを
減小する。このデコードｐ　ｒ、、、八６２〜Ｇ５のチ
ップ・スペースの節約は、分岐判断Ｐ１．　Ａ　８８お
よび分岐コードＰＬＡ９０に必要な追加チップ・スペー
スよりも大きい。従って、この別個の分岐判断／分岐コ
ード機構は、より速い分岐動作をＩｊえるほか、デツプ
・スペースの正味の必要量を１威小さぜ、それによって
適瓜な大きさのＱｉ、−・チップ上における制御ユニッ
１−の組立を容易にする。 １Σ、防嵯全会月４ｉｆ　（第７図） 第７図はＩＢＭシリーズ／１のプロセッサを想定して第
４Ａ図および第４Ｂ図の分岐命令機イ、カを具体化した
例を示している。これに関連して、第８図および第９図
はＩＢＭシリーズ／１のアーキテクチャで使用される飛
越し命令および分岐命令の命令フォーマットを示す。最
初の２つのマイクロワードを除き、これらの飛越し命令
Ｊｒよび分岐命令を実行するのに必要なマイクロワード
・シーケンスは第７図の機構によって与えら２しる。 第８図の飛越し命令は１ワード（１６ビツ１へ）命令で
あって、条件フィールド（ビット５へ・７）によって指
定された条件が満たされた場合、データ・プロセッサは
シーケンス外の命令に飛越す。 この条件フィールドのコード化は第１表に指定されたコ
ード値に従って行なわｈる。飛越し先のシーケンスを外
れたプログラム命令のアドレスは、ワード変位フィール
ド（ピッ１〜８〜１５）の値を、命令アドレス・カウン
タ２２の更新さ、ｌした値に加えろことによって決定さ
れる。占い換え、１ｔば、飛越し命令取出し後、命令ア
ドレス・カウンタ２２を、それにワード変位値を加える
前に増分することが必要である。シリーズ／１のアーキ
テクチャにおいては、命令アドレス・カウンタ２２のア
ドレス値はバイト単位で表わされる。従って、次の１６
ビツト・ワードの開始アドレスを得るには命令アドレス
・カウンタ２２を２だけ増分することが必要である。ま
た、命令のツー１〜木位のフィールドの数値は、それを
２倍にしてバイ１〜変位値に変換してから、命令アドレ
ス・カウンタ２２の更新されたアドレス値に加えること
が必要である。 第９図の分岐命令は実際には２ワード命令であるが、図
面を簡略化するため第２ワードは図示されていない。こ
の第２ワードはのアドレス値を含む。第１ワード（第９
図に示さ扛たワード）の条件フィールド（ピッ１〜５〜
７）は検査される条件を表示する。このフィールドで指
定しうるコード値は第１表に示さ扛ている。指定された
条件が満たさＪした場合、分岐先の主記憶アドレスは完
全に新しいアドレス値を命令アドレス・カウンタ２２に
入れることによって決定される。この新しいアドレスは
有効分岐アドレスと呼ばれる。この有効分岐アドレスを
生成する方法について次に説明する。最初のステップと
して、分岐命令の第２ワード（図示せず）に含まれたア
ドレス値が分岐命令のＲ２フィールドによって指定され
た汎用レジスタの内容に加えられ、主記憶アドレスを形
成する。 この汎用レジスタは第１図の局所記憶ユニツ１へ２５に
所在している。分岐命令の第２ワードのアドレス値は、
ワードからバイトへの変換を必要としないようにバイ１
〜単位になっている。分岐命令のＲ２フィールドが０に
等しい場合、どのレジスタもアドレス生成に寄与しない
。その場合には、第２ワードのアドレス値は実際に所望
の主記憶アドレスである。 有効分岐アドレス生成の次のステップとして、分岐命令
の第１ワードのピッ１−１１の値が検査され、アドレス
指定が直接か間接かを決定Ｊる。ピッ１−１１の値がＯ
の場合、最初のステップの結果は直接アドレスであり、
命令アドレス・カウンタ２２にロードさ］しる。ピッ１
−１１の値が１の場合には、最初のステップの結果は間
接アドレスである。この場合、間接アドレスによって指
定された主記憶位置の内容が命令アドレス・カウンタ２
２にロードされる。 次に、第７図に示さＪした分岐判１９ｉ　Ｐ　Ｌ　Ａ　
８８の入力について説明する。ＬＳＲビット０乃至ＬＳ
Ｒビット４の入力線はそ汎ぞれ、ステータス・レジスタ
３６からＥ、Ｃ，Ｏ，ＮＪＥよびＺの条件標識ピッ１〜
を供給する。ＩＲ（命令レジスタ）ビン１〜入力は命令
レジスタ１７における対応する番号のピッ１ル位置から
得られる。これらのピッ１〜番月は第８図および第９図
に示されたピッ１〜番号に対応する。第７図に示されて
いるように、ＩＲビットＩ、４〜７および１３〜１５は
分岐判断ＰＬＡ８８が異なるターｒブの飛越し命令およ
び分岐命令に正しく応答しうるのに必要である。Ｉ　Ｒ
ピッ１−５〜７は命令の条件コー１く・フィールドを表
ゎず。 ＩＲピッ１〜Ｊは分岐判断ＰＬΔ８８が飛越し命令と分
岐命令を見分けるのをｉＴＪ能にする。ＩＲピッ１−１
は飛越し命令に対しては０の値を有し、分岐命令に対し
ては１の値を有する。１．　Ｒビット４は正のタイプと
負のタイプの飛越し命令を識別するのに用いられる。Ｉ
Ｒピッ１〜４の値が０の場合は、命令は条件飛越し命令
である。ＩＲピッ１−４の値が１の場合は、命令は条件
飛越し一否定命令である。このように、飛越し命令の場
合、【１＜ビット４は第１表の条件タイプの欄に対応す
る。 ＩＲビット１３〜１５は分岐命令の場合に必要である。 それらは機能フィールドにおけるビットを表わし、実行
される特定のタイプの分岐命令を完全に識別するために
命令コード（０１）コード）を補足するのに必要である
。 バッファ・レジスタ９２は、出力線８９」−の分岐判断
ビットの外に、ＩＲビット１および１１を受取る。既に
説明したように、ＩＲピッ１−１は飛越し命令と分岐命
令とを児分ける。Ｉ　Ｒピッｌ−１１は分岐命令に用い
られ、第９図に関連して説明したように、直接および間
接のアドレス指定モードを識別する。バッファ・レジス
タ９２の３つのビットは分岐コードＰＬＡ９０に供給さ
れ、そこに存在する４種類マイクロワード・シーケンス
の中の１つを選択する。出力線８９上の分岐判断信号が
０の場合、「非分岐ｊマイクロワード・シーケンスが選
択される。この場合、飛越しまたは分岐は行なわｈず、
データ・プロセッサは単に次の順次プロゲラ１１命令を
取出す。 出力線８９上の判断信号が肯定的てＩＲビット１が０の
場合、飛越し命令のマイクロワード・シーケンスが分岐
コードＰＬΔ９ｏにおいて選択される。出力線８９上の
’ｌ’！Ｉ断信号およびＩＲビット１がどちらもＩで、
ＩＲピッ１−Ｉ■が０の場合、直接アドレス指定による
分岐命令を実行するマイクロワード・シーケンスが選択
さオしる。バッファ・レジスタ９２への３つのビットが
すべて１の値を有する場合には、間接アドレス指定によ
る分岐命令を実行するマイクロワード・シーケンスが分
岐ｍｌ−ドｐＬｈ９ｏにおいて選択される。 どのマイクロワー１−・シーケンスが選択されても、シ
ーケンス・カウンタ９１がらの２進カウン１へ信号によ
って分岐コードＰｊＡ９０は選択すＩｔたマイクロワー
ド・シーケンスの個々のマイクロワードをアクセスする
。前に説明したように、１回に２つのマイクロワードが
分岐コードｌ）　１．　Ａ　９０によって生成される。 従って、シーケンス・カウンタ９１は３ビット・カウン
タであるので、こ］℃は任意のケえらＪしたマイクロワ
ード・シーケンスに対して最大１６個までのマイクロワ
ー１−°を与えることができることを意味する。更に、
第１Ｊ３よび第２サイクルＰＬＡＧＯおよび６１は名シ
ーケンスにおける最初の２つのマイクロワードを一υえ
る。従って、必要ならば、所与のシーケンスに対して合
計１８個のマイクロワードが使用可能である。第６図に
示された命令Ｎのシーケンスは１２の個マイクロワード
を用いる。 第７図の分岐命令機構の人力はゲー１〜さコしないから
、この分岐命令機（１３はどのような命令カ；命令レジ
スタ１７にロードされてもそれに対して反応する。しか
しながら、非分岐型命令の史α、分岐コード出力のゲー
１へ装置９５および９６は活性化されず、従って、間違
ったマ・ｆブロワ−１〜がＡ−Ｌ１制御レジスタ７２お
よびＢ−Ｌ　１制ｉ３１ルジスタ７５に供給されること
はない。 前に述べたように、第６図の命令Ｎの例は条件が満ださ
九た場合の条（’ｌ’飛越し命令の場合に関するもので
ある。この命令Ｎのマイクロワード・シーケンスに対し
て第１図のプロセッサ１ｏて生じる主要な動作は第２表
に示されている。 第２表 マイクロワード１て生じる命令レジスタ１７（ピッ１−
８〜１５）からＡレジスタ１８　（ピッ１．７〜１４）
へのローディングは飛越し命令のワード変位フィールド
をＡレジスタ１８に入４し、ワード変位フィールドを１
ピッ１〜位置だ（プ左シフ１〜する。これはワード変位
の値を２　（＋；にしてバー（＋−変位値に変換するた
めである。 マイクロワー１〜８〜］２のザーｆ°クルはブロセッザ
のデータ・フロー・ユニツＩｌｌが有用な仕事を実行し
ていない遊体間隔を表わず。この遊体間隔はマイクロワ
ード７の間に命令レジスタ１７にロードされる新しい命
令に正しく反応する１１４間をダイナミックＰＬΔ６０
へ・６５に−５えるのに必要である。その理由は第６図
において命令Ｎのマイクロワード８〜１２のダイナミッ
ク１）ｒ、ハ内部タイミングを参照すれば理解すること
ができる。、］い換えれば、この特定の設ａ１において
、次の命令は現在の命令のマイクロワード・シーケンス
の末尾から６番目のマイクロワードよりも遅りずに命令
レジスタ１７にロードさＡしな番プ］しばならない。 あるタイプのブロセツザ命令の場合、このＪ、うなシー
ケンス終結部分において、データ・ノＬ」−・ユニツ１
〜ＩＩによって実行できる有用な仕事があるが、他の命
令の場合には、前記のように、データ・フロー・ユニッ
ト１１において仕・１１はｆｉなわれない。

【図面の簡単な説明】

第１図は本発明を適用しうるデータ・プ［１セツサを示
すブロック図、 第２図は制御ユニット１４の第１実／／ｉ！！例（ｊ爪
ずブロック図、 第３図は制御ユニツ１−１４の第２実Ｊｋｊ例を示すブ
ロック図、 第４図は第４Δ図と第４Ｂ図の配置関係４示す図、 第４Ａ図および第４Ｂ図は制御ユニット１４の第３実施
例を示すブロック図、 第５図はクロック発生器１５ＡからのΔクロックおよび
Ｂクロックのタイミング関係を示１１波形図、 第６図は制御ユニット１４の第３実施例の動作例を示す
タイミング図、 第７図は第４Ａ図の分岐判断および分岐コード部分への
入力を具体的に示ずブロック図、第８図は飛越し命令の
ノオーマツ］・を示す図、第９図は分岐命令のフォーマ
ットを示ず図である。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　ブｒ理土　頓　習　７γ　− （外１名） 手　続　補　正　書（方式） 昭和５９年２月１０日 特許庁長官蓋　杉　和　夫　殿 １、事件の表示 昭和５８年　特許願　第２０６０５８　号２、発明の名
称 マイクロワード生成機構 ５、補正をする者 事件との関係　特許出願人 住　所　アメリカ合衆国１０５０４、ニューヨーク州ア
ーモンク（番地なし） ４、代理人 住　所　郵便番号　１０６ 東京都港区六本木−丁目４番３４月 第２１森ビル 日本アイ・ビー・エム株式会社内 ５、補正命令の日付 昭和５９年１月３１日 訂、ｊ ６　補正の対象 ジ１面 ７　補正の内容 第６図（ＦＩＧ、６）を添付図面のとおりに補正する１
、 Ｅ図面

Claims (1)

1. 【特許請求の範囲】 各々のシステム命令の実行を制御するのにマイクロワー
   ドのシーケンスが用いられるマイクロプロゲラ１１式デ
   ィジタル・システムにおいて、前記システム命令に応答
   して適切なマイクロワード・シーケンスを生成するプロ
   クラマブル論理アレイ装置と、 演算結合が所定の条件を満足するかどうかを示す標識信
   号を供給する条件標識回路と、条件付き分岐型システム
   命令の条件フィールドに応答して、適切な単数または複
   数の標、！１１信号を検査し、指定された条件が４１４
   １足される場合にに分岐型マイクロワード・シーケンス
   を生成さゼる条件検査プログラマフル論理アレイ装置 とを含むことを特徴とするマイクロワード生成機構。